JP2012210023A - スイッチング電源装置およびスイッチング電源装置の制御方法 - Google Patents

Abstract

【課題】部品コストおよび実装面積を低減しつつリカバリ電流の発生を抑制することができるスイッチング電源装置を提供することである。
【解決手段】本発明にかかるスイッチング電源装置は、電源Ｐ_ＩＮとノードＬＸとの間に接続された主スイッチ素子ＳＷ１と、電源Ｐ_ＩＮとノードＬＸとの間に接続された補助スイッチ素子ＳＷ２と、補助スイッチ素子ＳＷ２を介してノードＬＸに流れる電流を制限する電流制限手段Ｒ１と、接地電源とノードＬＸとの間に接続されたスイッチ素子ＳＷ３と、ノードＬＸと出力端子Ｐ_ＯＵＴとの間に設けられた平滑回路３と、制御回路４とを備える。制御回路４は、主スイッチ素子ＳＷ１をオン状態とする前に、補助スイッチ素子ＳＷ２をオン状態とすることでスイッチ素子ＳＷ３と並列に生成された寄生ダイオードＤ３のノードＬＸ側をプルアップする。
【選択図】図１

Description

本発明はスイッチング電源装置およびスイッチング電源装置の制御方法に関し、特に複数のスイッチ素子のオン・オフを切り替えることで直流電圧を他の直流電圧に変換するスイッチング電源装置およびスイッチング電源装置の制御方法に関する。

近年、直流電圧を他の直流電圧に変換するＤＣ−ＤＣコンバータが様々な分野で用いられている。例えば、ＤＣ−ＤＣコンバータは自動車に搭載される電子機器の電源レギュレータとして用いられている。そして、自動車の燃費低減はますます重要となってきており、この電子機器の電源レギュレータにも省エネルギー化が求められている。電源レギュレータとしては、リニアドロップアウト（ＬＤＯ）方式とスイッチング方式とがあり、一般的にスイッチング方式の方が電力効率が高い。

特許文献１には、スイッチング電源装置に関する技術が開示されている。図９は、特許文献１に開示されているスイッチング電源装置を説明するための回路図である。図９に示すスイッチング電源装置１１０は、入力電圧Ｖｉｎを供給する入力電源Ｅのプラス側に一方の端子が接続された主発振素子ＴＲ１を有するインバータ回路１１２を備え、主発振素子ＴＲ１のオン・オフによって主発振素子ＴＲ１の他方の端子に所定の断続電圧が発生する。この主発振素子ＴＲ１は、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタ（Ｎｃｈ−ＦＥＴ）であって、一方の端子はドレイン端子であり入力電源Ｅのプラス側に接続され、他方の端子はソース端子であり、断続電圧の出力である。

インバータ回路１１２の出力と入力電源Ｅのマイナス側との間には、上記断続電圧を整流する同期整流素子ＳＲ１を有する整流回路１１４を備え、上記断続電圧を整流した整流電圧を、同期整流素子ＳＲ１の両端に出力する。この同期整流素子ＳＲ１は例えば、Ｎｃｈ−ＦＥＴであって、ドレイン端子は主発振素子ＴＲ１のソース端子に接続され、ソース端子は入力電源Ｅのマイナス側に接続されている。また、一般に、Ｎｃｈ−ＦＥＴの内部には、ソースからドレインに向けてＰＮ接合型の寄生ダイオードＤＳＲ１が形成されている。従って、上記整流回路は、実質的に同期整流素子ＳＲ１と寄生ダイオードＤＳＲ１の並列回路で構成されている。

同期整流素子ＳＲ１の両端には、インダクタＬｏとコンデンサＣｏを直列接続した平滑回路１１６が接続され、コンデンサＣｏの両端に、上記整流電圧が平滑された出力電圧Ｖｏｕｔが発生する。そして、コンデンサＣｏの両端に接続された負荷ＬＤに所定の電力が供給される。

また、主発振素子ＴＲ１および同期整流素子ＳＲ１が有するゲート端子には、制御回路ＰＷ１によって生成され相補的にオン・オフする制御パルスＶｇａ、Ｖｇｂが各々入力される。制御パルスＶｇａ、Ｖｇｂは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとに基づいてパルス幅変調されて生成されている。また、その制御パルスＶｇａ、Ｖｇｂの動作には、同期整流素子ＳＲ１がターンオフしてから一定時間後に主発振素子ＴＲ１をターンオンさせる遅延時間Δｔｄが設定されている。

次に、スイッチング電源装置１０の動作について、図１０、１１に基づいて説明する。期間Iにおいては、制御パルスＶｇａはハイレベルの状態にあり、主発振素子ＴＲ１はオンしている。一方、制御パルスＶｇｂはローレベルの状態にあり、同期整流素子ＳＲ１はオフしている。従って、図１１（ａ）に示すように、入力電源Ｅは、主発振素子ＴＲ１、インダクタＬｏ、コンデンサＣｏおよび負荷ＬＤを通る経路に電流を供給すると同時に、インダクタＬｏに励磁エネルギーを蓄積する。

期間IIにおいては、制御パルスＶｇａはローレベルを示し、主発振素子ＴＲ１はオフしている。一方、制御パルスＶｇｂはハイレベルを示し、同期整流素子ＳＲ１はオンしている。従って、図１１（ｂ）に示すように、インダクタＬｏに発生する逆起電力によって、コンデンサＣｏおよび負荷ＬＤ、同期整流素子ＳＲ１を通る経路に電流が流れ、インダクタＬｏに蓄積された励磁エネルギーが放出される。このとき、同期整流素子ＳＲ１の導通抵抗は十分小さいため、寄生ダイオードＤＳＲ１には電流が流れない。

期間IIIは、上述した同期整流素子ＳＲ１がターンオフしてから主発振素子ＴＲ１がターンオンするまでの遅延時間Δｔｄの期間である。この遅延時間Δｔｄは、主発振素子ＴＲ１と同期整流素子ＳＲ１が同時にオンして、入力電源Ｅの両端を実質的に短絡してサージ電流が流れるのを防止するために設定されるものである。この期間IIIにおいては、制御パルスＶｇａはローレベルを示し、主発振素子ＴＲ１はオフしている。一方、制御パルスＶｇｂもローレベルを示し、同期整流素子ＳＲ１もオフしている。従って、図１１（ｃ）に示すように、インダクタＬｏに発生する逆起電力による電流は、コンデンサＣｏおよび負荷ＬＤ、寄生ダイオードＤＳＲ１を通る経路に流れる。

期間IVに入ると、制御パルスＶｇａはハイレベルに反転し、主発振素子ＴＲ１がオンする。一方、制御パルスＶｇｂはローレベルを維持し、同期整流素子ＳＲ１はオフしている。主発振素子ＴＲ１がオンすると、それまで順方向電流が流れていた寄生ダイオードＤＳＲ１の両端に逆電圧が印加され、カソード端子からアノード端子の方向にリカバリ電流が流れ得る状態となる。従って、図１１（ｄ）に示すように、入力電源Ｅから主発振素子ＴＲ１、寄生ダイオードＤＳＲ１を通る経路に電流が流れる。

以上のように、スイッチング電源装置１１０は、上記期間I〜IVの動作を繰り返すことによって入力電圧Ｖｉｎを所定の出力電圧Ｖｏｕｔに変換し、負荷ＬＤに出力電力を供給する動作を行う。しかしながら、このスイッチング電源装置１１０では、期間IVにおいて、ＰＮ接合型の寄生ダイオードＤＳＲ１に流れるリカバリ電流に起因して、電力損失が増大する。

ＰＮ接合型ダイオードは、理想的には、順バイアスの印加によって順方向電流を流し、逆バイアスが印加されても逆方向には電流を流さないという、いわゆる順方向に整流作用を有する素子である。しかし、印加される電圧の向きが急激に反転したとき、一時的に逆方向電流が流れるという性質がある。

順バイアスが印加されたダイオードは、カソード側電極から内部のＮ型半導体に電子が供給され、アノード側電極からは内部のＰ型半導体にホールが供給されている。そして、バイアス電圧によって生じる電界の影響によって、カソード側電極から供給された電子はアノード側へ、アノード側電極から供給されたホールはカソード側へ半導体内部を移動する。この電子とホールの移動が順方向電流である。順方向電流が流れているときのダイオードは、Ｎ型半導体部分が電子で満たされた状態となり、Ｐ型半導体部分がホールで満たされた状態となっている。

この順バイアスが印加された状態から瞬時に逆バイアスに電圧の向きが反転すると、両電極の外部からのホールと電子の供給は停止され、半導体内部の電子とホールは、各々順バイアス印加時に半導体内部を移動していた方向と反対の方向に移動を開始する。すなわち、このキャリア（電子とホール）の反対方向の移動によって逆方向の電流が生じる。

キャリアの移動によって、ホールの多くはアノード側電極に、電子の多くはカソード側電極に引き寄せられ、一定時間が経過すると、Ｐ型半導体とＮ型半導体の接合部近くはキャリア濃度が低くなった空乏層と呼ばれる層を形成し、ダイオードは電流を流さない状態となる。

このように、ＰＮ接合型ダイオードに順バイアスが印加されて順方向電流が流れている状態から、逆バイアス印加の状態に急激に変化したとき、半導体内に蓄積されたキャリアによって逆方向電流が流れる期間が一定時間存在する。この逆方向電流をリカバリ電流という。

図１１（ｄ）に示すように、期間IVにおいては、入力電源Ｅから主発振素子ＴＲ１、寄生ダイオードＤＳＲ１を通る経路にリカバリ電流が流れるが、このリカバリ電流の電流値を制限するものは、主発振素子ＴＲ１の導通抵抗や配線抵抗などのごく小さなインピーダンスであるため、非常に大きなリカバリ電流が流れる。そして、このリカバリ電流は、大きな電力損失となって主発振素子ＴＲ１や寄生ダイオードＤＳＲ１で消費される。従って、このリカバリ電流の発生は、スイッチング電源装置の高効率化を阻害する大きな要因であった。

この問題を解決するために、特許文献１にかかるスイッチング電源装置１２０では、図１２に示すように、寄生ダイオードＤＳＲ１の両端に、補助スイッチ素子Ｑ１と補助コンデンサＣ１との直列回路からなる整流補助回路１２２を設けている。このように整流補助回路１２２を設けることで、図１１に示した期間IIIにおいて、入力電圧Ｖｉｎと略等しい電圧に充電されているコンデンサＣ１は、補助スイッチ素子Ｑ１、インダクタＬｏ、コンデンサＣｏおよび負荷ＬＤを通る経路に電流を供給し放電する。このとき、補助コンデンサＣ１は所定の値以上の容量を備えているので、上記の放電により電荷が一部放出されても両端電圧は所定の電圧以上に保持される。これにより、補助コンデンサＣ１が放電動作を続けることになり、寄生ダイオードＤＳＲ１には、リカバリ電流の原因となる順方向電流は流れない。

すなわち、特許文献１に開示されているスイッチング電源装置１２０によれば、同期整流素子ＳＲ１がターンオフしてから主発振素子ＴＲ１がターンオンするまでの期間に、補助コンデンサＣ１が放電動作を行なうため寄生ダイオードＤＳＲ１に順方向電流が流れない。そして、その順方向電流が流れていない状態で、その後主発振素子ＴＲ１がターンオンするので、リカバリ電流は発生しない。従って、リカバリ電流に起因する電力損失が生じることがない。

また、特許文献２には、供給電源側のインダクタンスとスイッチ素子の浮遊容量間で発生するノイズを抑制するＤＣ−ＤＣコンバータに関する技術が開示されている。

特開２００９−２７３２３０号公報 特開２００２−３１５３１０号公報

背景技術で説明したように、特許文献１にかかるスイッチング電源装置１２０では、寄生ダイオードＤＳＲ１の両端に、補助スイッチ素子Ｑ１と補助コンデンサＣ１との直列回路からなる整流補助回路１２２を設けている。これにより、同期整流素子ＳＲ１がターンオフしてから主発振素子ＴＲ１がターンオンするまでの期間（図１１の期間III）に、補助コンデンサＣ１が放電動作を行なうため寄生ダイオードＤＳＲ１に順方向電流が流れないようにすることができる。よって、順方向電流が流れていない状態で、その後主発振素子ＴＲ１がターンオンするので、リカバリ電流は発生しない。

しかしながら、特許文献１にかかるスイッチング電源装置では、リカバリ電流の発生を防ぐために補助コンデンサＣ１を設ける必要がある。ここで、補助コンデンサＣ１は、図１１に示した期間IIIにおいて、補助スイッチ素子Ｑ１、インダクタＬｏ、コンデンサＣｏおよび負荷ＬＤを通る経路に電流を供給する能力が必要である。このため、補助コンデンサＣ１の静電容量は比較的大きくなるため、補助コンデンサＣ１を設けると部品コストがかかり、また実装面積が低減するという問題がある。

本発明にかかるスイッチング電源装置は、第１の電源と第１のノードとの間に接続され、当該第１のノードへの前記第１の電源の供給を切り替える第１のスイッチ素子と、前記第１の電源と前記第１のノードとの間に接続され、当該第１のノードへの前記第１の電源の供給を切り替える第２のスイッチ素子と、前記第２のスイッチ素子を介して前記第１の電源から前記第１のノードに流れる電流を制限する電流制限手段と、第２の電源と前記第１のノードとの間に接続され、当該第１のノードへの当該第２の電源の供給を、前記第１のノードへの前記第１の電源の供給と相補的に切り替える第３のスイッチ素子と、前記第１のノードと出力端子との間に設けられた平滑回路と、前記第１乃至第３のスイッチ素子を制御する制御回路と、を備え、前記制御回路は、前記第１のスイッチ素子をオン状態とする前に、前記第２のスイッチ素子をオン状態とすることで前記第３のスイッチ素子と並列に生成された寄生ダイオードの前記第１のノード側の電位をプルアップする。

本発明にかかるスイッチング電源装置では、第１のスイッチ素子をオン状態とする前に、順方向となっている寄生ダイオードの第１のノードをプルアップすることができるので、第１のスイッチ素子をオン状態とした後に寄生ダイオードにリカバリ電流が流れることを抑制することができる。

本発明にかかる、第１の電源と第１のノードとの間に接続され、当該第１のノードへの前記第１の電源の供給を切り替える第１のスイッチ素子と、前記第１の電源と前記第１のノードとの間に接続され、当該第１のノードへの前記第１の電源の供給を切り替える第２のスイッチ素子と、前記第２のスイッチ素子を介して前記第１の電源から前記第１のノードに流れる電流を制限する電流制限手段と、第２の電源と前記第１のノードとの間に接続され、当該第１のノードへの当該第２の電源の供給を、前記第１のノードへの前記第１の電源の供給と相補的に切り替える第３のスイッチ素子と、前記第１のノードと出力端子との間に設けられた平滑回路と、を備えるスイッチング電源装置の制御方法は、前記第１のスイッチ素子をオン状態とする前に、前記第２のスイッチ素子をオン状態とすることで前記第３のスイッチ素子と並列に生成された寄生ダイオードの前記第１のノード側の電位をプルアップする。

本発明にかかるスイッチング電源装置の制御方法では、第１のスイッチ素子をオン状態とする前に、順方向となっている寄生ダイオードの第１のノードをプルアップすることができるので、第１のスイッチ素子をオン状態とした後に寄生ダイオードにリカバリ電流が流れることを抑制することができる。

本発明により、部品コストおよび実装面積を低減しつつリカバリ電流の発生を抑制することができるスイッチング電源装置およびスイッチング電源装置の制御方法を提供することができる。

実施の形態１にかかるスイッチング電源装置の回路図である。 実施の形態１にかかるスイッチング電源装置が備えるハイサイドスイッチブロックの回路図である。 実施の形態１にかかるスイッチング電源装置が備える制御回路の回路図である。 実施の形態１にかかるスイッチング電源装置の動作を示すタイミングチャートである。 実施の形態２にかかるスイッチング電源装置が備えるハイサイドスイッチブロックの回路図である。 実施の形態３にかかるスイッチング電源装置の回路図である。 実施の形態３にかかるスイッチング電源装置が備える主制御回路とハイサイドプリドライバの回路図である。 実施の形態３にかかるスイッチング電源装置の動作を示すタイミングチャートである。 特許文献１に開示されているスイッチング電源装置の回路図である。 特許文献１に開示されているスイッチング電源装置の動作を示すタイミングチャートである。 特許文献１に開示されているスイッチング電源装置の動作を説明するための図である。 特許文献１に開示されているスイッチング電源装置の回路図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は、実施の形態１にかかるスイッチング電源装置の回路図である。図１に示すように、本実施の形態にかかるスイッチング電源装置は、ハイサイドスイッチブロック１と、ローサイドスイッチブロック２と、平滑回路３と、制御回路４と、を有する。

ハイサイドスイッチブロック１は、主スイッチ素子ＳＷ１と補助スイッチ素子ＳＷ２と抵抗素子Ｒ１とを備える。主スイッチ素子ＳＷ１は、一端が電源Ｐ_ＩＮと、他端がノードＬＸとそれぞれ接続されており、制御回路４から供給される制御信号ＨＳ_ＥＮ２に応じて、電源Ｐ_ＩＮとノードＬＸとの導通・非導通を切り替える。

補助スイッチ素子ＳＷ２は、一端が電源Ｐ_ＩＮと、他端が抵抗素子Ｒ１の一端とそれぞれ接続されている。抵抗素子Ｒ１は、一端が補助スイッチ素子ＳＷ２の他端と、他端がノードＬＸとそれぞれ接続されている。つまり、補助スイッチ素子ＳＷ２と抵抗素子Ｒ１は互いに直列に接続されている。また、補助スイッチ素子ＳＷ２と抵抗素子Ｒ１は、主スイッチ素子ＳＷ１と並列に接続されている。補助スイッチ素子ＳＷ２は、制御回路４から供給される制御信号ＨＳ_ＥＮ１に応じて、電源Ｐ_ＩＮとノードＬＸとの導通・非導通を切り替える。ここで、抵抗素子Ｒ１は、補助スイッチ素子ＳＷ２がオン状態の時に電源Ｐ_ＩＮからノードＬＸに流れる電流を制限するための電流制限手段である。Ｉ_ＨＳは、ハイサイドスイッチブロック１からノードＬＸに流れる電流である。

なお、主スイッチ素子ＳＷ１と並列に接続されているダイオードＤ１は、例えば主スイッチ素子ＳＷ１をトランジスタで構成した場合に生成される寄生ダイオードである。同様に、補助スイッチ素子ＳＷ２と並列に接続されているダイオードＤ２は、例えば補助スイッチ素子ＳＷ２をトランジスタで構成した場合に生成される寄生ダイオードである。例えば、主スイッチ素子ＳＷ１と補助スイッチ素子ＳＷ２にＰＭＯＳトランジスタを用いた場合、ＰＭＯＳトランジスタの内部にはドレインからソースに向けてＰＮ接合型の寄生ダイオードが形成される。

図２は、本実施の形態にかかるスイッチング電源装置が備えるハイサイドスイッチブロックの一例を示す回路図である。図２に示すハイサイドスイッチブロック１１は、ＰＭＯＳトランジスタＴｒ１、Ｔｒ２、インバータＩＮＶ１、ＩＮＶ２、および抵抗素子Ｒ１を備える。図２に示すＰＭＯＳトランジスタＴｒ１、Ｔｒ２はそれぞれ、図１に示す主スイッチ素子ＳＷ１、補助スイッチ素子ＳＷ２に対応している。

ＰＭＯＳトランジスタＴｒ１のソースは電源Ｐ_ＩＮと、ゲートはインバータＩＮＶ１の出力と、ドレインはノードＬＸとそれぞれ接続されている。制御回路４から出力されるＨＳ_ＥＮ２信号がハイレベルの場合、インバータＩＮＶ１の出力はローレベルとなり、ＰＭＯＳトランジスタＴｒ１はオン状態となる。このとき、電源Ｐ_ＩＮとノードＬＸとが導通する。一方、制御回路４から出力されるＨＳ_ＥＮ２信号がローレベルの場合、インバータＩＮＶ１の出力はハイレベルとなり、ＰＭＯＳトランジスタＴｒ１はオフ状態となる。このとき、電源Ｐ_ＩＮとノードＬＸとの接続が切断される。

ＰＭＯＳトランジスタＴｒ２のソースは電源Ｐ_ＩＮと、ゲートはインバータＩＮＶ２の出力と、ドレインは抵抗素子Ｒ１とそれぞれ接続されている。抵抗素子Ｒ１の一端は補助スイッチ素子ＳＷ２の他端と、他端はノードＬＸとそれぞれ接続されている。制御回路４から出力されるＨＳ_ＥＮ１信号がハイレベルの場合、インバータＩＮＶ２の出力はローレベルとなり、ＰＭＯＳトランジスタＴｒ２はオン状態となる。このとき、電源Ｐ_ＩＮとノードＬＸとが導通し、電源Ｐ_ＩＮからノードＬＸに電流が流れる。ここで、電源Ｐ_ＩＮからノードＬＸに流れる電流は抵抗素子Ｒ１によって制限される。一方、制御回路４から出力されるＨＳ_ＥＮ１信号がローレベルの場合、インバータＩＮＶ２の出力はハイレベルとなり、ＰＭＯＳトランジスタＴｒ２はオフ状態となる。このとき、電源Ｐ_ＩＮとノードＬＸとの接続が切断される。

図１に示すローサイドブロック２は、スイッチ素子ＳＷ３を備える。スイッチ素子ＳＷ３は、一端が電源ノードＬＸと、他端が接地電位とそれぞれ接続されており、制御回路４から供給される制御信号ＬＳ_ＥＮに応じて、ノードＬＸと接地電位との導通・非導通を切り替える。Ｉ_ＬＳは、ローサイドスイッチブロック２からノードＬＸに流れる電流である。なお、スイッチ素子ＳＷ３と並列に接続されているダイオードＤ３は、例えばスイッチ素子ＳＷ３をトランジスタで構成した場合に生成される寄生ダイオードである。例えば、スイッチ素子ＳＷ３にＰＭＯＳトランジスタを用いた場合、ＰＭＯＳトランジスタの内部にはドレインからソースに向けてＰＮ接合型の寄生ダイオードが形成される。

平滑回路３は、インダクタＬ１とコンデンサＣ１を備える。インダクタＬ１の一端はノードＬＸと接続され、他端はコンデンサＣ１の一端と接続されている。コンデンサＣ１の一端はインダクタＬ１の他端と接続され、他端は接地電位と接続されている。インダクタＬ１とコンデンサＣ１とが接続されているノードは出力ノードＰ_ＯＵＴであり、出力ノードＰ_ＯＵＴから平滑された出力電圧が負荷５に出力される。

制御回路４は、ノードＬＸの電圧および出力ノードＰ_ＯＵＴの電圧を入力し、ノードＬＸの電圧および出力ノードＰ_ＯＵＴの電圧に基づいて、主スイッチ素子ＳＷ１を制御するためのＨＳ_ＥＮ２信号、補助スイッチ素子ＳＷ２を制御するためのＨＳ_ＥＮ１信号、およびスイッチ素子ＳＷ３を制御するためのＬＳ_ＥＮ信号を生成する。すなわち、制御回路４は、図４のタイミングチャートに示すようなＨＳ_ＥＮ１信号、ＨＳ_ＥＮ２信号、およびＬＳ_ＥＮ信号を生成する。

図３は、本実施の形態にかかるスイッチング電源装置が備える制御回路４の一例を示す回路図である。図３に示すように、制御回路４は、ＡＮＤ回路ＡＮＤ１、ＡＮＤ２、デジタルバッファＢ１、遅延回路Ｄ１〜Ｄ３、インバータＩＮＶ４、比較器ＣＯＭＰ１、およびＰＷＭ信号発生回路１３を備える。

ＰＷＭ信号発生回路１３は、スイッチング電源装置の出力電圧Ｐ_ＯＵＴ（つまり、ノードＰ_ＯＵＴの電圧）を入力し、当該出力電圧Ｐ_ＯＵＴが目標電圧になるようなパルス幅変調信号（ＰＷＭ信号）１４を生成し出力する。デジタルバッファＢ１は、ＰＷＭ信号１４を入力し、当該ＰＷＭ信号１４をＨＳ_ＥＮ１信号として出力する。つまり、図４に示すように、ＨＳ_ＥＮ１信号はＰＷＭ信号１４と同期している信号となる。

ＡＮＤ１の一方の入力にはＰＷＭ信号１４を遅延回路Ｄ１で遅延した信号１５が、他方の入力にはＰＷＭ信号１４が供給される。そして、ＡＮＤ１はこれらの論理演算結果をＨＳ_ＥＮ２信号として出力する。すなわち、ＰＷＭ信号１４が立ち上がる際、ＡＮＤ１の一方の入力にはＰＷＭ信号１４に遅延時間を付加した信号１５が供給されるので、ＡＮＤ１はＨＳ_ＥＮ２信号として、ＰＷＭ信号１４よりも所定の時間遅延して立ち上がるＰＷＭ信号を出力する。つまり、図４のＰＷＭ信号（ＨＳ_ＥＮ１信号）が立ち上がるタイミング（Ｔ４）からＨＳ_ＥＮ２信号が立ち上がるタイミング（Ｔ６）までの時間は、遅延回路Ｄ１によってＰＷＭ信号１４に与えられる遅延時間に対応している。

一方、ＰＷＭ信号発生回路１３から出力されたＰＷＭ信号１４が立ち下がる際、ＡＮＤ１の他方の入力に供給されるＰＷＭ信号１４も立ち下がるため、ＡＮＤ１はＨＳ_ＥＮ２信号として、ローレベルの信号を出力する。また、デジタルバッファＢ１はＨＳ_ＥＮ１信号としてローレベルの信号を出力する。よって、図４に示すように、ＰＷＭ信号が立ち下がるタイミングとＨＳ_ＥＮ１信号およびＨＳ_ＥＮ２信号が立ち下がるタイミングは同一となる（例えば、Ｔ１参照）。

また、インバータＩＮＶ４は、ＰＷＭ信号発生回路１３から出力されたＰＷＭ信号１４を入力し、当該ＰＷＭ信号１４の反転論理信号１６を遅延回路Ｄ２および遅延回路Ｄ３に出力する。遅延回路Ｄ２は反転論理信号１６に遅延時間を付加した信号１７をＡＮＤ２に出力する。遅延回路Ｄ３は反転論理信号１６に遅延時間を付加した信号１８をＡＮＤ２に出力する。比較器ＣＯＭＰ１は、−側入力端子にノードＬＸの電位を、＋側入力端子に接地電位を入力し、これらの比較結果に基づく信号１９をＡＮＤ２に出力する。ここで、比較器ＣＯＭＰ１は、ノードＬＸの電位が接地電位よりも低い場合、ＡＮＤ２にハイレベルの信号を出力し、ノードＬＸの電位が接地電位よりも高い場合、ＡＮＤ２にローレベルの信号を出力する。ＡＮＤ２は信号１７〜１９の全てがハイレベルの時に、ハイレベルのＬＳ_ＥＮ信号を出力する。

図４のタイミングチャートに示すように、Ｔ１のタイミングでＰＷＭ信号発生回路１３から出力されたＰＷＭ信号１４が立ち下がると、インバータＩＮＶ４はハイレベルの信号１６を遅延回路Ｄ２および遅延回路Ｄ３に出力する。その後、ノードＬＸの電位が接地電位よりも低くなると、比較器ＣＯＭＰ１はＡＮＤ２にハイレベルの信号を出力する。ここで、遅延回路Ｄ２で付加される遅延時間が遅延回路Ｄ３で付加される遅延時間よりも大きいとすると、ＡＮＤ２には遅延回路Ｄ３から出力されたハイレベルの信号１８が供給された後に、遅延回路Ｄ２から出力されたハイレベルの信号１７が供給される。つまり、図４のタイミングチャートに示すＴ３のタイミングで、遅延回路Ｄ２から出力されたハイレベルの信号１７がＡＮＤ２に供給され、ＡＮＤ２からハイレベルのＬＳ_ＥＮ信号が出力される。また、図４のタイミングチャートに示すＴ５のタイミングで、遅延回路Ｄ３から出力されたハイレベルの信号１８が立ち下がり、ＡＮＤ２はローレベルのＬＳ_ＥＮ信号を出力する。

次に、本実施の形態にかかるスイッチング電源装置の動作について、図４に示すタイミングチャートを用いて説明する。まず、Ｔ１よりも前のタイミングでは、制御回路４はハイレベルのＨＳ_ＥＮ２信号を主スイッチ素子ＳＷ１に、ハイレベルのＨＳ_ＥＮ１信号を補助スイッチ素子ＳＷ２に、ローレベルのＬＳ_ＥＮをスイッチ素子ＳＷ３に出力している。よって、主スイッチ素子ＳＷ１および補助スイッチ素子ＳＷ２はオン状態、スイッチ素子ＳＷ３はオフ状態となっているので、ノードＬＸの電圧はＶｈで一定となっている。

その後、Ｔ１のタイミングで、ＰＷＭ信号が立ち下がると、制御回路４はローレベルのＨＳ_ＥＮ２信号を主スイッチ素子ＳＷ１に出力し、ローレベルのＨＳ_ＥＮ１信号を補助スイッチ素子ＳＷ２に出力する。すると、主スイッチ素子ＳＷ１および補助スイッチ素子ＳＷ２はオフ状態となるので、ハイサイドスイッチブロック１からノードＬＸに流れる電流Ｉ_ＨＳはゼロになり、ノードＬＸの電位が徐々に低下する。このとき、インダクタＬ１に発生する逆起電力によって、コンデンサＣ１および負荷５、寄生ダイオードＤ３を通る経路に電流Ｉ_ＬＳが流れる。つまり、寄生ダイオードＤ３はフライホイールダイオード（環流ダイオード）として働く。なお、図４に示すｔｄｄ１は、主スイッチ素子ＳＷ１、補助スイッチ素子ＳＷ２、およびスイッチ素子ＳＷ３の全てがオフ状態となっている立ち下がりデッドタイムを示している。

Ｔ３のタイミングで、制御回路４はハイレベルのＬＳ_ＥＮ信号をスイッチ素子ＳＷ３に出力する。このとき、スイッチ素子ＳＷ３はオン状態となるので、ノードＬＸの電位が上昇する。また、寄生ダイオードＤ３は環流ダイオードとして働いているので、順バイアスが印加されている。よって、カソード側電極から内部のＮ型半導体に電子が供給され、アノード側電極からは内部のＰ型半導体にホールが供給されている。このとき、寄生ダイオードＤ３のＮ型半導体部分は電子で満たされた状態となり、Ｐ型半導体部分はホールで満たされた状態となっている。

なお、Ｔ１のタイミング以降では寄生ダイオードＤ３が順方向となっているため、Ｔ３のタイミングでスイッチ素子ＳＷ３がオン状態となることでリカバリ電流が流れる。しかし、スイッチ素子ＳＷ３は寄生ダイオードＤ３の両電極間を導通させるだけであるので、過大なリカバリ電流が流れることはない。

Ｔ４のタイミングで、ＰＷＭ信号が立ち上がると、制御回路４はハイレベルのＨＳ_ＥＮ１信号を補助スイッチ素子ＳＷ２に出力する。すると、補助スイッチ素子ＳＷ２がオン状態となり、ノードＬＸの電位はプルアップされる。そして、ノードＬＸの電位がプルアップされるので、寄生ダイオードＤ３の両端には逆バイアスが印加される。これにより、寄生ダイオードＤ３の内部の電子とホールは、各々順バイアス印加時に移動していた方向と反対の方向に移動を開始する。すなわち、このキャリア（電子とホール）の反対方向の移動によって逆方向の電流が生じる。また、補助スイッチ素子ＳＷ２、抵抗素子Ｒ１、ノードＬＸ、スイッチ素子ＳＷ３を通る経路に貫通電流が流れる。このとき、電流制限手段として抵抗素子Ｒ１を設けているので、この貫通電流は制限される。また、貫通電流が流れるので、電流Ｉ_ＨＳの値が上昇し、ノードＬＸの電圧も上昇する。

Ｔ５のタイミングで、制御回路４はローレベルのＬＳ_ＥＮ信号をスイッチ素子ＳＷ３に出力する。これにより、スイッチ素子ＳＷ３はオフ状態となる。その後、Ｔ６のタイミングで、制御回路４はハイレベルのＨＳ_ＥＮ２信号を主スイッチ素子ＳＷ１に出力する。これにより、主スイッチ素子ＳＷ１はオン状態となりノードＬＸの電位が上昇し、Ｔ７のタイミングではノードＬＸの電位がＶｈまで上昇する。ここで、Ｔ４のタイミングで補助スイッチ素子ＳＷ２をオン状態としているので、主スイッチ素子ＳＷ１がオン状態となるＴ６のタイミングではノードＬＸの電位は既に上昇しており、寄生ダイオードＤ３が順方向ではないので、寄生ダイオードＤ３にリカバリ電流は流れない。なお、図４に示すｔｏｖは補助スイッチ素子ＳＷ２とスイッチ素子ＳＷ３とが共にオン状態である期間を示している。また、ｔｄｄ２は立ち上がりデッドタイムを示している。その後、Ｔ８以降もＴ１〜Ｔ７と同様の動作を繰り返す。

以上で説明したように、本実施の形態にかかるスイッチング電源装置は、電源Ｐ_ＩＮ（第１の電源）とノードＬＸ（第１のノード）との間に接続され、当該ノードＬＸへの電源Ｐ_ＩＮの供給を切り替える主スイッチ素子ＳＷ１（第１のスイッチ素子）を備える。更に、電源Ｐ_ＩＮとノードＬＸとの間に接続され、ノードＬＸへの電源Ｐ_ＩＮの供給を切り替える補助スイッチ素子ＳＷ２（第２のスイッチ素子）と、補助スイッチ素子ＳＷ２を介して電源Ｐ_ＩＮからノードＬＸに流れる電流を制限する電流制限手段と、接地電源（第２の電源）とノードＬＸとの間に接続され、当該ノードＬＸへの当該接地電源の供給を、ノードＬＸへの電源Ｐ_ＩＮの供給と相補的に切り替えるスイッチ素子ＳＷ３（第３のスイッチ素子）と、ノードＬＸと出力端子との間に設けられた平滑回路３と、主スイッチ素子ＳＷ１、補助スイッチ素子ＳＷ２、およびスイッチ素子ＳＷ３を制御する制御回路４と、を備える。そして、制御回路４は、主スイッチ素子ＳＷ１をオン状態とする前に、補助スイッチ素子ＳＷ２をオン状態とすることでスイッチ素子ＳＷ３と並列に生成された寄生ダイオードＤ３のノードＬＸ側の電位をプルアップしている。

このとき、制御回路４は、主スイッチ素子ＳＷ１をオフ状態、スイッチ素子ＳＷ３をオン状態とした後、当該スイッチ素子ＳＷ３がオフ状態になる前に、補助スイッチ素子ＳＷ２をオン状態にすることで寄生ダイオードＤ３のノードＬＸ側をプルアップし、補助スイッチ素子ＳＷ２をオン状態にした後に、スイッチ素子ＳＷ３をオフ状態としてもよい。

本実施の形態にかかるスイッチング電源装置では、主スイッチ素子ＳＷ１をオン状態とする前に、補助スイッチ素子ＳＷ２をオン状態にすることで寄生ダイオードＤ３のノードＬＸ側をプルアップしている。すなわち、図４に示すタイミングチャートにおいて、主スイッチ素子ＳＷ１をオン状態とする前のＴ４のタイミングで、補助スイッチ素子ＳＷ２をオン状態とし、寄生ダイオードＤ３のノードＬＸ側をプルアップしている。これにより、主スイッチ素子ＳＷ１をオン状態とする前に、順方向となっている寄生ダイオードＤ３のノードＬＸ側（すなわち、カソード側）をプルアップすることができるので、主スイッチ素子ＳＷ１をオン状態とした後に寄生ダイオードＤ３にリカバリ電流が流れることを抑制することができる。更に、補助スイッチ素子ＳＷ２と直列に抵抗素子Ｒ１を設けているので、Ｔ４のタイミングで補助スイッチ素子ＳＷ２がオン状態となった際に流れる貫通電流を許容範囲内に制限することができる。

このように、本実施の形態にかかるスイッチング電源装置では、特許文献１に開示されている技術で用いられている補助コンデンサＣ１（図１２参照）を設けることなくリカバリ電流の発生を抑制することができる。よって、本実施の形態にかかる発明により、部品コストおよび実装面積を低減しつつリカバリ電流の発生を抑制することができるスイッチング電源装置およびスイッチング電源装置の制御方法を提供することができる。

実施の形態２
次に、本発明の実施の形態２について説明する。図５は、本実施の形態にかかるスイッチング電源装置が備えるハイサイドスイッチブロック２１の回路図である。本実施の形態にかかるスイッチング電源装置では、ハイサイドスイッチブロック２１の構成が実施の形態１にかかるハイサイドスイッチブロックと異なる。これ以外は、実施の形態１にかかるスイッチング電源装置と同様であるので、重複した説明は省略する。

図５に示すハイサイドスイッチブロック２１は、ＰＭＯＳトランジスタＴｒ３〜Ｔｒ６およびインバータＩＮＶ３を備える。ＰＭＯＳトランジスタＴｒ３は主スイッチ素子であり、ソースは電源Ｐ_ＩＮに接続され、ドレインはノードＬＸに接続され、ゲートはインバータＩＮＶ３の出力に接続されている。インバータＩＮＶ３には、ＨＳ_ＥＮ２信号が供給される。

ＰＭＯＳトランジスタＴｒ４（第４のスイッチ素子）のソースは電源Ｐ_ＩＮに接続され、ドレインは基準電流入力端子ＩＳＩＮＫ（定電流源）に接続され、ゲートにはＨＳ_ＥＮ１信号が供給される。ＰＭＯＳトランジスタＴｒ５のソースは電源Ｐ_ＩＮに接続され、ゲートおよびドレインは基準電流入力端子ＩＳＩＮＫに接続されている。ＰＭＯＳトランジスタＴｒ６のソースは電源Ｐ_ＩＮに接続され、ドレインはノードＬＸに接続され、ゲートは基準電流入力端子ＩＳＩＮＫに接続されている。

ここで、ＰＭＯＳトランジスタＴｒ４は電流切り替えスイッチ素子、ＰＭＯＳトランジスタＴｒ５は電流入力素子、ＰＭＯＳトランジスタＴｒ６は補助スイッチ素子である。また、ＰＭＯＳトランジスタＴｒ５とＴｒ６はカレントミラー回路２２を構成する。

ＨＳ_ＥＮ１がローレベルの場合、ＰＭＯＳトランジスタＴｒ４がオン状態となり、電源Ｐ_ＩＮから基準電流入力端子ＩＳＩＮＫにＰＭＯＳトランジスタＴｒ４を介して電流が流れる。このとき、ＰＭＯＳトランジスタＴｒ５およびＴｒ６はオフ状態となるため、電源Ｐ_ＩＮからノードＬＸにＰＭＯＳトランジスタＴｒ６を介して電流が流れない。

一方、ＨＳ_ＥＮ１がハイレベルの場合、ＰＭＯＳトランジスタＴｒ４がオフ状態となり、電源Ｐ_ＩＮから基準電流入力端子ＩＳＩＮＫにＰＭＯＳトランジスタＴｒ４を介して電流が流れない。しかし、電源Ｐ_ＩＮから基準電流入力端子ＩＳＩＮＫにＰＭＯＳトランジスタＴｒ５を介して基準電流が流れるため、ＰＭＯＳトランジスタＴｒ６はカレントミラー動作となり、電源Ｐ_ＩＮからノードＬＸにＰＭＯＳトランジスタＴｒ６を介して制限された電流が流れる。この制限された電流がノードＬＸに流れることで、ノードＬＸがプルアップされる。これ以外は実施の形態１の場合と同様であるので、重複した説明は省略する。

このように、本実施の形態にかかるスイッチング電源装置では、カレントミラー回路２２を用いてノードＬＸに流れる電流を制限しているので、実施の形態１にかかるスイッチング電源装置で用いていた抵抗素子Ｒ１を用いる必要がない。このため、実施の形態１にかかるスイッチング電源装置と比べて回路構成を小型化することができる。

なお、上記で説明したハイサイドスイッチブロックはＰＭＯＳトランジスタを用いて構成しているが、ＮＭＯＳトランジスタを用いて構成してもよい。ＮＭＯＳトランジスタを用いてハイサイドスイッチブロックを構成する場合、接地電源と定電流源との間に設けられたスイッチ素子（５のスイッチ素子）と、ソースが接地電源と接続され、ゲートおよびドレインが定電流源と接続された第１のＮＭＯＳトランジスタと、ソースがノードＬＸと接続され、ゲートが定電流源と接続され、ドレインが電源Ｐ_ＩＮと接続された第２のＮＭＯＳトランジスタとで構成することができる。ここで、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタはカレントミラー回路を構成する。

実施の形態３
次に、本発明の実施の形態３について説明する。図６は、本実施の形態にかかるスイッチング電源装置を示す回路図である。図６に示すように、本実施の形態にかかるスイッチング電源装置は、ハイサイドスイッチブロック３１と、ローサイドスイッチブロック２と、平滑回路３と、ハイサイドプリドライバ３４と、主制御回路３５と、ダイオードＤｂｔと、コンデンサＣｂｔと、を有する。ここで、ローサイドスイッチブロック２と平滑回路３は実施の形態１の場合と同様の構成である。また、ダイオードＤｂｔとコンデンサＣｂｔはブートストラップ回路を構成する。また、ハイサイドプリドライバ３４と主制御回路３５は制御回路を構成する。

ハイサイドスイッチブロック３１は、主スイッチ素子としてのＮＭＯＳトランジスタＴｒ７と、補助スイッチ素子としてのＮＭＯＳトランジスタＴｒ８と、抵抗素子Ｒ２とを備える。ＮＭＯＳトランジスタＴｒ７は、ドレインが電源Ｐ_ＩＮと、ソースがノードＬＸと、ゲートがハイサイドプリドライバ３４とそれぞれ接続されており、ハイサイドプリドライバ３４から供給される制御信号ＨＳ_２Ｇに応じて、電源Ｐ_ＩＮとノードＬＸとの導通・非導通を切り替える。

ＮＭＯＳトランジスタＴｒ８は、ドレインが電源Ｐ_ＩＮと抵抗素子Ｒ２を介して接続され、ソースがノードＬＸと接続され、ゲートがハイサイドプリドライバ３４と接続されている。ＮＭＯＳトランジスタＴｒ８と抵抗素子Ｒ２は、ＮＭＯＳトランジスタＴｒ７と並列に接続されている。ＮＭＯＳトランジスタＴｒ８は、ハイサイドプリドライバ３４から供給される制御信号ＨＳ_Ｇ１に応じて、電源Ｐ_ＩＮとノードＬＸとの導通・非導通を切り替える。ここで、抵抗素子Ｒ２は、ＮＭＯＳトランジスタＴｒ８がオン状態の時に電源Ｐ_ＩＮからノードＬＸに流れる電流を制限するための電流制限手段である。Ｉ_ＨＳは、ハイサイドスイッチブロック３１からノードＬＸに流れる電流である。

ダイオードＤｂｔのアノードは低電位電源端子Ｐ_ＩＮ_Ｌに接続され、カソードはノードＢＴ_ＩＮに接続されている。コンデンサＣｂｔの一端はノードＢＴ_ＩＮに接続され、他端はノードＬＸに接続されている。ここで、ダイオードＤｂｔとコンデンサＣｂｔはブートストラップ回路を構成しており、コンデンサＣｂｔは、ノードＬＸが低電位の時にダイオードＤｂｔを通して低電位電源端子Ｐ_ＩＮ_Ｌから低電位電源が供給され充電される。また、コンデンサＣｂｔは、ノードＬＸが高電位の時にノードＢＴ_ＩＮにノードＬＸよりも高電位の電位を与える。

ハイサイドプリドライバ３４および主制御回路３５は、ノードＬＸの電圧および出力ノードＰ_ＯＵＴの電圧を入力し、ノードＬＸの電圧および出力ノードＰ_ＯＵＴの電圧に基づいて、ＮＭＯＳトランジスタＴｒ７を制御するためのＨＳ_２Ｇ信号、ＮＭＯＳトランジスタＴｒ８を制御するためのＨＳ_１Ｇ信号、およびスイッチ素子ＳＷ３を制御するためのＬＳ_ＥＮ信号を生成する。

図７は、本実施の形態にかかるスイッチング電源装置が備えるハイサイドプリドライバ３４および主制御回路３５の一例を示す回路図である。図７に示すように、ハイサイドプリドライバ３４は、ＡＮＤ回路ＡＮＤ３、遅延回路Ｄ４、インバータＩＮＶ５、デジタルバッファＢ２、ＰＭＯＳトランジスタＴｒ９、Ｔｒ１０、およびＮＭＯＳトランジスタＴｒ１１、Ｔｒ１２を備える。ここで、ＰＭＯＳトランジスタＴｒ９、Ｔｒ１０、およびＮＭＯＳトランジスタＴｒ１１、Ｔｒ１２はレベルシフト回路４２を構成している。また、制御回路４は、ＡＮＤ回路ＡＮＤ４、デジタルバッファＢ３、遅延回路Ｄ５、Ｄ６、インバータＩＮＶ６、比較器ＣＯＭＰ２、およびＰＷＭ信号発生回路４１を備える。

ここで、ハイサイドプリドライバ３４のＡＮＤ回路ＡＮＤ３、遅延回路Ｄ４、インバータＩＮＶ５、およびデジタルバッファＢ２は、ノードＬＸの電位を低電位電源とし、ノードＢＴ_ＩＮの電位を高電位電源としている。また、レベルシフト回路４２は、接地電位を低電位電源とし、ノードＢＴ_ＩＮの電位を高電位電源としている。

ＰＷＭ信号発生回路４１は、スイッチング電源装置の出力電圧Ｐ_ＯＵＴ（つまり、ノードＰ_ＯＵＴの電圧）を入力し、当該出力電圧Ｐ_ＯＵＴが目標電圧になるようなパルス幅変調信号（ＰＷＭ信号）５１を生成し、ＮＭＯＳトランジスタＴｒ１１のゲートおよびインバータＩＮＶ６に出力する。インバータＩＮＶ６は、ＰＷＭ信号５１を反転した信号をＮＭＯＳトランジスタＴｒ１２のゲートに出力する。

ＰＷＭ信号５１がハイレベルの時、ＮＭＯＳトランジスタＴｒ１１はオン状態、ＮＭＯＳトランジスタＴｒ１２はオフ状態となる。このとき、ノード５２の電位が低下し、ＰＭＯＳトランジスタＴｒ１０はオン状態となり、ノード５３の電位が上昇する。これにより、ＰＭＯＳトランジスタＴｒ９がオフ状態となる。すなわち、ＰＷＭ信号５１がハイレベルの時、レベルシフト回路４２はノード５２にＰＷＭ_ＢＨ信号として接地電位（ローレベル信号）を出力する。

ＰＷＭ信号５１がローレベルの時、ＮＭＯＳトランジスタＴｒ１１はオフ状態、ＮＭＯＳトランジスタＴｒ１２はオン状態となる。このとき、ノード５３の電位が低下し、ＰＭＯＳトランジスタＴｒ９はオン状態となり、ノード５２の電位が上昇する。これにより、ＰＭＯＳトランジスタＴｒ１０がオフ状態となる。すなわち、ＰＷＭ信号５１がローレベルの時、レベルシフト回路４２はノード５２にＰＷＭ_ＢＨ信号としてノードＢＴ_ＩＮの電位（ハイレベル信号）を出力する。ここで、ノードＬＸが高電位であるので、コンデンサＣｂｔは、ノードＢＴ_ＩＮにノードＬＸよりも高電位の電位を出力する。

このように、レベルシフト回路４２は、接地電位を低電位源とし、ノードＢＴ_ＩＮの電位を高電位源としたＰＷＭ_ＢＨ信号を出力する。

ＰＷＭ_ＢＨ信号がローレベルの場合、インバータＩＮＶ５はハイレベルの信号５４を出力する。デジタルバッファＢ２は、ハイレベルの信号５４を入力し、当該ハイレベルの信号５４をＨＳ_１Ｇ信号として出力する。つまり、図８に示すように、ＨＳ_１Ｇ信号はＰＷＭ信号５１と同期している信号となる。

ＡＮＤ３の一方の入力にはハイレベルの信号５４が、他方の入力にはハイレベルの信号５４を遅延回路Ｄ４で遅延した信号５５がそれぞれ供給される。ＡＮＤ３はこれらの論理演算結果をＨＳ_２Ｇ信号として出力する。すなわち、信号５４が立ち上がる際、ＡＮＤ３の一方の入力には信号５４に遅延時間を付加した信号５５が供給されるので、ＡＮＤ３はＨＳ_２Ｇ信号として、ＰＷＭ信号５１と同期している信号５４よりも所定の時間遅延して立ち上がる信号を出力する。つまり、図８のＰＷＭ信号（ＨＳ_１Ｇ信号）が立ち上がるタイミング（Ｔ２４）からＨＳ_２Ｇ信号が立ち上がるタイミング（Ｔ２６）までの時間は、遅延回路Ｄ４によって信号５４（ＰＷＭ信号５１と同期している）に与えられる遅延時間に対応している。

一方、ＰＷＭ_ＢＨ信号が立ち上がる際、インバータＩＮＶ５が出力する信号５４は立ち下がる。このとき、ＡＮＤ３の一方の入力に供給される信号５４が立ち下がるため、ＡＮＤ３はＨＳ_２Ｇ信号として、ローレベルの信号を出力する。また、デジタルバッファＢ２はＨＳ_１Ｇ信号としてローレベルの信号を出力する。よって、図８に示すように、ＰＷＭ信号が立ち下がるタイミングとＨＳ_１Ｇ信号およびＨＳ_２Ｇ信号が立ち下がるタイミングは同一となる（例えば、Ｔ２１参照）。

ＰＷＭ_ＢＨ信号がハイレベルの場合、デジタルバッファＢ３はハイレベルの信号５６を遅延回路Ｄ５および遅延回路Ｄ６に出力する。遅延回路Ｄ５は信号５６に遅延時間を付加した信号５７をＡＮＤ４に出力する。遅延回路Ｄ６は信号５６に遅延時間を付加した信号５８をＡＮＤ４に出力する。比較器ＣＯＭＰ２は、−側入力端子にノードＬＸの電位を、＋側入力端子に接地電位を入力し、これらの比較結果に基づく信号５９をＡＮＤ４に出力する。ここで、比較器ＣＯＭＰ２は、ノードＬＸの電位が接地電位よりも低い場合、ＡＮＤ４にハイレベルの信号を出力し、ノードＬＸの電位が接地電位よりも高い場合、ＡＮＤ４にローレベルの信号を出力する。ＡＮＤ４は信号５７〜５９の全てがハイレベルの時に、ハイレベルのＬＳ_ＥＮ信号を出力する。

図８のタイミングチャートに示すように、Ｔ２１のタイミングでＰＷＭ信号発生回路４１から出力されたＰＷＭ信号５１が立ち下がるとＰＷＢ_ＴＨ信号は立ち上がり、デジタルバッファＢ３はハイレベルの信号５６を遅延回路Ｄ５および遅延回路Ｄ６に出力する。その後、ノードＬＸの電位が接地電位よりも低くなると、比較器ＣＯＭＰ２はＡＮＤ４にハイレベルの信号を出力する。ここで、遅延回路Ｄ５で付加される遅延時間が遅延回路Ｄ６で付加される遅延時間よりも大きいとすると、ＡＮＤ４には遅延回路Ｄ６から出力されたハイレベルの信号５８が供給された後に、遅延回路Ｄ５から出力されたハイレベルの信号５７が供給される。つまり、図８のタイミングチャートに示すＴ２３のタイミングで、遅延回路Ｄ５から出力されたハイレベルの信号５７がＡＮＤ４に供給され、ＡＮＤ４からハイレベルのＬＳ_ＥＮ信号が出力される。また、図８のタイミングチャートに示すＴ２５のタイミングで、遅延回路Ｄ６から出力されたハイレベルの信号５８が立ち下がり、ＡＮＤ４はローレベルのＬＳ_ＥＮ信号を出力する。

次に、本実施の形態にかかるスイッチング電源装置の動作について、図８に示すタイミングチャートを用いて説明する。まず、Ｔ２１よりも前のタイミングでは、主制御回路３５およびプリドライバ３４はハイレベルのＨＳ_２Ｇ信号をＮＭＯＳトランジスタＴｒ７に、ハイレベルのＨＳ_１Ｇ信号をＮＭＯＳトランジスタＴｒ８に、ローレベルのＬＳ_ＥＮ信号をスイッチ素子ＳＷ３に出力している。よって、ＮＭＯＳトランジスタＴｒ７およびＮＭＯＳトランジスタＴｒ８はオン状態、スイッチ素子ＳＷ３はオフ状態となっているので、ノードＬＸの電圧はＶｈで一定となっている。

その後、Ｔ２１のタイミングでＰＷＭ信号が立ち下がると、ＰＷＭ_ＢＨ信号がハイレベルになり、プリドライバ３４はローレベルのＨＳ_２Ｇ信号をＮＭＯＳトランジスタＴｒ７に出力し、ローレベルのＨＳ_１Ｇ信号をＮＭＯＳトランジスタＴｒ８に出力する。すると、ＮＭＯＳトランジスタＴｒ７およびＮＭＯＳトランジスタＴｒ８はオフ状態となるので、ハイサイドスイッチブロック１からノードＬＸに流れる電流Ｉ_ＨＳはゼロになり、ノードＬＸの電位が徐々に低下する。このとき、インダクタＬ１に発生する逆起電力によって、コンデンサＣ１および負荷５、寄生ダイオードＤ３を通る経路に電流Ｉ_ＬＳが流れる。つまり、寄生ダイオードＤ３はフライホイールダイオード（環流ダイオード）として働く。なお、図８に示すｔｄｄ１は、ＮＭＯＳトランジスタＴｒ７、ＮＭＯＳトランジスタＴｒ８、およびスイッチ素子ＳＷ３の全てがオフ状態となっている立ち下がりデッドタイムを示している。

また、Ｔ２１のタイミングでは、ノードＬＸが高電位であるので、コンデンサＣｂｔは、ノードＢＴ_ＩＮにノードＬＸよりも高電位の電位を与える。そして、Ｔ２２のタイミングでノードＬＸが低電位になると、コンデンサＣｂｔには、ダイオードＤｂｔを通して低電位電源端子Ｐ_ＩＮ_Ｌから低電位電源が供給され充電される。

Ｔ２３のタイミングで、主制御回路３５はハイレベルのＬＳ_ＥＮ信号をスイッチ素子ＳＷ３に出力する。このとき、スイッチ素子ＳＷ３はオン状態となるので、ノードＬＸの電位が上昇する。また、寄生ダイオードＤ３は環流ダイオードとして働いているので、順バイアスが印加されている。よって、カソード側電極から内部のＮ型半導体に電子が供給され、アノード側電極からは内部のＰ型半導体にホールが供給されている。このとき、寄生ダイオードＤ３のＮ型半導体部分は電子で満たされた状態となり、Ｐ型半導体部分はホールで満たされた状態となっている。

なお、Ｔ２１のタイミング以降では寄生ダイオードＤ３が順方向となっているため、Ｔ２３のタイミングでスイッチ素子ＳＷ３がオン状態となることでリカバリ電流が流れる。しかし、スイッチ素子ＳＷ３は寄生ダイオードＤ３の両電極間を導通させるだけであるので、過大なリカバリ電流が流れることはない。

Ｔ２４のタイミングで、ＰＷＭ信号が立ち上がると、ＰＷＭ_ＢＨ信号がローレベルになり、プリドライバ３４はハイレベルのＨＳ_１Ｇ信号をＮＭＯＳトランジスタＴｒ８に出力する。すると、ＮＭＯＳトランジスタＴｒ８がオン状態となり、ノードＬＸの電位はプルアップされる。そして、ノードＬＸの電位がプルアップされるので、寄生ダイオードＤ３の両端には逆バイアスが印加される。これにより、寄生ダイオードＤ３の内部の電子とホールは、各々順バイアス印加時に移動していた方向と反対の方向に移動を開始する。すなわち、このキャリア（電子とホール）の反対方向の移動によって逆方向の電流が生じる。また、抵抗素子Ｒ２、ＮＭＯＳトランジスタＴｒ８、ノードＬＸ、スイッチ素子ＳＷ３を通る経路に貫通電流が流れる。このとき、抵抗素子Ｒ２を設けているので、この貫通電流は制限される。また、貫通電流が流れるので、電流Ｉ_ＨＳの値が上昇し、ノードＬＸの電圧も上昇する。

Ｔ２５のタイミングで、主制御回路３５はローレベルのＬＳ_ＥＮ信号をスイッチ素子ＳＷ３に出力する。これにより、スイッチ素子ＳＷ３はオフ状態となる。その後、Ｔ２６のタイミングで、プリドライバ３４はハイレベルのＨＳ_２Ｇ信号をＮＭＯＳトランジスタＴｒ７に出力する。これにより、ＮＭＯＳトランジスタＴｒ７はオン状態となりノードＬＸの電位が上昇し、Ｔ２７のタイミングではノードＬＸの電位がＶｈまで上昇する。ここで、Ｔ２４のタイミングでＮＭＯＳトランジスタＴｒ８をオン状態としているので、ＮＭＯＳトランジスタＴｒ７がオン状態となるＴ２６のタイミングではノードＬＸの電位は既に上昇しており、寄生ダイオードＤ３が順方向ではないので、寄生ダイオードＤ３にリカバリ電流は流れない。なお、図８に示すｔｏｖはＮＭＯＳトランジスタＴｒ８とスイッチ素子ＳＷ３とが共にオン状態である期間を示している。また、ｔｄｄ２は立ち上がりデッドタイムを示している。その後、Ｔ２８以降もＴ２１〜Ｔ２７と同様の動作を繰り返す。

本実施の形態にかかるスイッチング電源装置では、ＮＭＯＳトランジスタＴｒ７をオン状態とする前に、補助スイッチ素子ＳＷ２をオン状態にすることで寄生ダイオードＤ３のノードＬＸ側をプルアップしている。すなわち、図８に示すタイミングチャートにおいて、ＮＭＯＳトランジスタＴｒ７をオン状態とする前のＴ２４のタイミングで、ＮＭＯＳトランジスタＴｒ８をオン状態とし、寄生ダイオードＤ３のノードＬＸ側をプルアップしている。これにより、ＮＭＯＳトランジスタＴｒ７をオン状態とする前に、順方向となっている寄生ダイオードＤ３のノードＬＸ側（すなわち、カソード側）をプルアップすることができるので、ＮＭＯＳトランジスタＴｒ７をオン状態とした後に寄生ダイオードＤ３にリカバリ電流が流れることを抑制することができる。更に、ＮＭＯＳトランジスタＴｒ８と直列に抵抗素子Ｒ２を設けているので、Ｔ２４のタイミングでＮＭＯＳトランジスタＴｒ８がオン状態となった際に流れる貫通電流を許容範囲内に制限することができる。

このように、本実施の形態にかかるスイッチング電源装置では、特許文献１のように補助コンデンサＣ１（図１２参照）を設けることなくリカバリ電流の発生を抑制することができる。よって、本実施の形態にかかる発明により、部品コストおよび実装面積を低減しつつリカバリ電流の発生を抑制することができるスイッチング電源装置およびスイッチング電源装置の制御方法を提供することができる。

また、本実施の形態にかかるスイッチング電源装置では、レベルシフト回路４２を備えるハイサイドプリドライバ３４を有する。レベルシフト回路４２は、接地電位を低電位電源とし、ノードＢＴ_ＩＮの電位を高電位電源としているため、ＰＷＭ_ＢＨ信号として接地電位またはノードＢＴ_ＩＮの電位を出力する。よって、ハイサイドプリドライバ３４のインバータＩＮＶ５はノードＢＴ_ＩＮの電位を高電位として論理動作し、主制御回路３５のデジタルバッファＢ３は接地電位を低電位として論理動作するため、論理信号の受け渡しが正しく行われる。ここで、ノードＢＴ_ＩＮの電位は、ブートストラップ回路を用いているのでノードＢＴ_ＩＮにノードＬＸよりも高電位の電位を与えることができる。

以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。

１、２１、３１ ハイサイドスイッチブロック
２ ローサイドスイッチブロック
３ 平滑回路
４ 制御回路
５ 負荷
１３、４１ ＰＷＭ信号発生回路
２２ カレントミラー回路
３４ プリドライバ
３５ 制御回路
４２ レベルシフト回路

Claims (10)

1. 第１の電源と第１のノードとの間に接続され、当該第１のノードへの前記第１の電源の供給を切り替える第１のスイッチ素子と、
   前記第１の電源と前記第１のノードとの間に接続され、当該第１のノードへの前記第１の電源の供給を切り替える第２のスイッチ素子と、
   前記第２のスイッチ素子を介して前記第１の電源から前記第１のノードに流れる電流を制限する電流制限手段と、
   第２の電源と前記第１のノードとの間に接続され、当該第１のノードへの当該第２の電源の供給を、前記第１のノードへの前記第１の電源の供給と相補的に切り替える第３のスイッチ素子と、
   前記第１のノードと出力端子との間に設けられた平滑回路と、
   前記第１乃至第３のスイッチ素子を制御する制御回路と、を備え、
   前記制御回路は、前記第１のスイッチ素子をオン状態とする前に、前記第２のスイッチ素子をオン状態とすることで前記第３のスイッチ素子と並列に生成された寄生ダイオードの前記第１のノード側の電位をプルアップする、
   スイッチング電源装置。
2. 前記制御回路は、
   前記第１のスイッチ素子をオフ状態、前記第３のスイッチ素子をオン状態とした後、当該第３のスイッチ素子がオフ状態になる前に、前記第２のスイッチ素子をオン状態として前記寄生ダイオードの前記第１のノード側の電位をプルアップし、
   前記第２のスイッチ素子をオン状態とした後に、前記第３のスイッチ素子をオフ状態とする、
   請求項１に記載のスイッチング電源装置。
3. 前記電流制限手段は、前記第２のスイッチ素子と直列に接続された抵抗素子である、請求項１または２に記載のスイッチング電源装置。
4. 前記第２のスイッチ素子および前記電流制限手段は、
   前記第１の電源と第１の定電流源との間に設けられた第４のスイッチ素子と、
   ソースが前記第１の電源と接続され、ゲートおよびドレインが前記第１の定電流源と接続された第１のＰＭＯＳトランジスタと、
   ソースが前記第１の電源と接続され、ゲートが前記第１の定電流源と接続され、ドレインが前記第１のノードと接続された、前記第１のＰＭＯＳトランジスタとカレントミラー回路を構成する第２のＰＭＯＳトランジスタと、
   を備える請求項１または２に記載のスイッチング電源装置。
5. 前記第２のスイッチ素子および前記電流制限手段は、
   前記第２の電源と第２の定電流源との間に設けられた第５のスイッチ素子と、
   ソースが前記第２の電源と接続され、ゲートおよびドレインが前記第２の定電流源と接続された第１のＮＭＯＳトランジスタと、
   ソースが前記第１のノードと接続され、ゲートが前記第２の定電流源と接続され、ドレインが前記第１の電源と接続された、前記第１のＮＭＯＳトランジスタとカレントミラー回路を構成する第２のＮＭＯＳトランジスタと、
   を備える請求項１または２に記載のスイッチング電源装置。
6. 前記制御回路は、前記スイッチング電源装置の出力電圧を入力し、当該出力電圧が目標電圧になるようなパルス幅変調信号を生成するＰＷＭ信号発生回路を備える、請求項１乃至５のいずれか一項に記載のスイッチング電源装置。
7. 前記制御回路は、レベルシフト回路を備えるプリドライバを更に備え、
   前記レベルシフト回路は前記ＰＷＭ信号発生回路から出力されたパルス幅変調信号に応じて接地電位または第２のノード電位を第１の信号として出力し、
   前記プリドライバは、前記第１の信号に基づき前記第１のスイッチ素子および前記第２のスイッチ素子を制御する信号を出力する、
   請求項６に記載のスイッチング電源装置。
8. 第３の電源にアノードが接続され、前記第２のノードにカソードが接続されたダイオードと、前記第１のノードと前記第２のノードとの間に接続されたコンデンサと、を備えるブートストラップ回路を更に有する、請求項７に記載のスイッチング電源装置。
9. スイッチング電源装置の制御方法であって、
   前記スイッチング電源装置は、
   第１の電源と第１のノードとの間に接続され、当該第１のノードへの前記第１の電源の供給を切り替える第１のスイッチ素子と、
   前記第１の電源と前記第１のノードとの間に接続され、当該第１のノードへの前記第１の電源の供給を切り替える第２のスイッチ素子と、
   前記第２のスイッチ素子を介して前記第１の電源から前記第１のノードに流れる電流を制限する電流制限手段と、
   第２の電源と前記第１のノードとの間に接続され、当該第１のノードへの当該第２の電源の供給を、前記第１のノードへの前記第１の電源の供給と相補的に切り替える第３のスイッチ素子と、
   前記第１のノードと出力端子との間に設けられた平滑回路と、を備え、
   前記第１のスイッチ素子をオン状態とする前に、前記第２のスイッチ素子をオン状態とすることで前記第３のスイッチ素子と並列に生成された寄生ダイオードの前記第１のノード側の電位をプルアップする、
   スイッチング電源装置の制御方法。
10. 前記第１のスイッチ素子をオフ状態、前記第３のスイッチ素子をオン状態とした後、当該第３のスイッチ素子がオフ状態になる前に、前記第２のスイッチ素子をオン状態として前記寄生ダイオードの前記第１のノード側の電位をプルアップし、
    前記第２のスイッチ素子をオン状態とした後に、前記第３のスイッチ素子をオフ状態とする、
    請求項９に記載のスイッチング電源装置の制御方法。

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