JP2018046700A - 絶縁型スイッチング電源装置、および電源制御装置 - Google Patents

Abstract

【課題】スナバ回路を用いずとも、スイッチング素子がオフするときにスイッチング素子に印加される電圧に生じるリンギングを抑えることが可能となる絶縁型スイッチング電源装置を提供する。【解決手段】一端に入力電圧の印加端が接続される１次巻線と、２次巻線と、を含むトランスと、前記１次巻線の他端に電流流入端が接続される主スイッチング素子と、前記主スイッチング素子の前記電流流入端に、電流流入端が接続される副スイッチング素子と、前記主スイッチング素子と前記副スイッチング素子がともにオンとなる状態、前記主スイッチング素子がオフとなって前記副スイッチング素子がオンとなる状態、前記主スイッチング素子と前記副スイッチング素子がともにオフとなる状態の順に遷移するよう、前記副スイッチング素子の制御端に電圧を印加する電圧印加部と、を備える絶縁型スイッチング電源装置としている。【選択図】図１２

Description

本発明は、絶縁型スイッチング電源装置に関する。

従来、入力される直流電圧を所望の直流電圧に変換するフライバック方式の絶縁型スイッチング電源装置が種々開発されている。この絶縁型スイッチング電源装置では、トランスの１次巻線に直列に接続されたスイッチング素子をスイッチング駆動することにより、トランスの２次側において出力電圧を得る。スイッチング素子をオンとしたときにトランスに励磁エネルギーが充電され、スイッチング素子をオフとすると励磁エネルギーがトランスの２次側に配されたダイオードおよび平滑コンデンサを介して放電される。絶縁型スイッチング電源装置の一例は、例えば特許文献１に開示される。

また、スイッチング電源装置の制御方式としては、従来より、線形制御方式（例えば、電圧モード制御方式、電流モード制御方式）、または非線形制御方式（例えば、オン時間固定方式、オフ時間固定方式、ヒステリシス・ウィンドウ方式）が採用されている。

特開２０１２−１２５０８４号公報

ここで、上述のようなフライバック方式の絶縁型スイッチング電源装置においては、トランスの漏れインダクタンスに起因して、スイッチング素子がオフしたときにスイッチング素子に印加される電圧にリンギングが生じることがある。このリンギングがスイッチング素子の耐圧を超えてスイッチング素子が破壊されることを防止するため、スナバ回路を設けてリンギングを抑制する場合が多い。

しかしながら、上記スナバ回路は、ユーザにとって設計が困難な回路であり、設計が失敗した場合、スイッチング素子が破壊される虞があった。

上記状況に鑑み、本発明は、スナバ回路を用いずとも、スイッチング素子がオフするときにスイッチング素子に印加される電圧に生じるリンギングを抑えることが可能となる絶縁型スイッチング電源装置、および電源制御装置を提供することを目的とする。

上記目的を達成するために本発明の一態様に係る絶縁型スイッチング電源装置は、一端に入力電圧の印加端が接続される１次巻線と、２次巻線と、を含むトランスと、
前記１次巻線の他端に電流流入端が接続される主スイッチング素子と、
前記主スイッチング素子の前記電流流入端に、電流流入端が接続される副スイッチング素子と、
前記主スイッチング素子と前記副スイッチング素子がともにオンとなる状態、前記主スイッチング素子がオフとなって前記副スイッチング素子がオンとなる状態、前記主スイッチング素子と前記副スイッチング素子がともにオフとなる状態の順に遷移するよう、前記副スイッチング素子の制御端に電圧を印加する電圧印加部と、
を備えることとしている（第１の構成）。

また、上記第１の構成において、前記電圧印加部は、コンパレータであって、
前記コンパレータの一方の入力端には、前記主スイッチング素子の制御端が接続され、
前記コンパレータの他方の入力端には、前記主スイッチング素子の閾値電圧が基準電圧として印加され、
前記コンパレータの出力端は、前記副スイッチング素子の制御端に接続される、こととしてもよい（第２の構成）。

また、上記第２の構成において、前記閾値電圧は、前記主スイッチング素子のミラー電圧より低い値に設定されることとしてもよい（第３の構成）。

また、上記第３の構成において、前記閾値電圧は、前記ミラー電圧と、前記主スイッチング素子自身の閾値電圧との間に設定されることとしてもよい（第４の構成）。

また、上記第１の構成において、前記電圧印加部は、前記主スイッチング素子の制御端に印加させる電圧を遅延させて前記副スイッチング素子の制御端に印加させるフィルタであることとしてもよい（第５の構成）。

また、上記第１〜第５のいずれかの構成において、前記副スイッチング素子の電流流入端は、抵抗素子を介して前記主スイッチング素子の電流流入端に接続されることとしてもよい（第６の構成）。

また、上記第１〜第６のいずれかの構成において、前記主スイッチング素子と前記副スイッチング素子は、同じ工程で製造されたものであることとしてもよい（第７の構成）。

また、上記第１〜第７のいずれかの構成において、前記主スイッチング素子は、前記副スイッチング素子よりもサイズが大きいこととしてもよい（第８の構成）。

また、本発明の別態様に係る電源制御装置は、一端に入力電圧の印加端が接続される１次巻線と、２次巻線と、を含むトランスを備える絶縁型スイッチング電源装置に用いられる電源制御装置であって、
前記１次巻線の他端に電流流入端が接続される主スイッチング素子と、
前記主スイッチング素子の前記電流流入端に、電流流入端が接続される副スイッチング素子と、
前記主スイッチング素子よりも遅れて前記副スイッチング素子がオフとなるように、前記副スイッチング素子の制御端に電圧を印加する電圧印加部と、を備えることとしている（第９の構成）。

また、上記第９の構成において、前記主スイッチング素子の電流流入端と、前記副スイッチング素子の電流流入端との間に接続される抵抗素子をさらに備えることとしてもよい（第１０の構成）。

本発明によると、スナバ回路を用いずとも、スイッチング素子がオフするときにスイッチング素子に印加される電圧に生じるリンギングを抑えることが可能となる。

本発明の一実施形態に係る絶縁型スイッチング電源装置の全体構成図である。 本発明の一実施形態に係る電源制御ＩＣの内部構成を示すブロック図である。 タイマー部およびロジック部の具体的な一構成例を示す図である。 フィルタの一構成例を示す図である。 オン時間タイマーの一構成例を示す図である。 スイッチング素子をオフとしたときの２次側電流の減少の様子を示す一例の図である。 負荷変動により出力電圧が低下した過渡応答時の各ＰＷＭ信号および各タイマー出力の一例を示すタイミングチャートである。 最小オフ時間タイマーのみを用いる比較例における各波形例を示すタイミングチャートである。 比較例に係る図８Ａと対応する本発明の実施形態におけるタイミングチャートである。 比較例に係る絶縁型スイッチング電源装置における過電流保護時の動作の一例を示すタイミングチャートである。 本発明の実施形態に係る絶縁型スイッチング電源装置における過電流保護時の動作の一例を示すタイミングチャートである。 差分回路の出力タイミングを制御する構成を示す図である。 スイッチング素子をオフとしたときのスイッチング電圧の波形例を示すである。 本発明の変形例に係る絶縁型スイッチング電源装置の全体構成図である。 本発明の変形例に係る絶縁型スイッチング電源装置において、主スイッチング素子をオフさせるときの各波形の一例を示すタイミングチャートである。

＜絶縁型スイッチング電源装置の全体構成＞
以下に本発明の一実施形態について図面を参照して説明する。図１は、本発明の一実施形態に係る絶縁型スイッチング電源装置１０の全体構成を示す図である。絶縁型スイッチング電源装置１０は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成するフライバック方式のＤＣ／ＤＣコンバータである。また、絶縁型スイッチング電源装置１０は、制御方式として、後述するような適応型オン時間制御を行う。

絶縁型スイッチング電源装置１０は、電源制御ＩＣ１と、電源制御ＩＣ１に外付けされた種々のディスクリート部品（トランスＴｒ１、ダイオードＤ２、平滑コンデンサＣ２、抵抗Ｒ１１、および抵抗Ｒ１２）と、を備えている。

電源制御ＩＣ１（電源制御装置）は、絶縁型スイッチング電源装置１０の全体動作を統括的に制御する主体（半導体装置）である。電源制御ＩＣ１は、外部との電気的接続を確立するために、電源端子Ｔ１、帰還端子Ｔ２、スイッチング出力端子Ｔ３、グランド端子Ｔ４、およびＲＥＦ端子Ｔ５を有している。

直流電圧である入力電圧Ｖｉｎは、電源端子Ｔ１に印加されると共に、トランスＴｒ１の有する１次巻線Ｌ１の一端に印加される。１次巻線Ｌ１の他端は、外付けの抵抗Ｒ１１を介して帰還端子Ｔ２に接続されると共に、スイッチング出力端子Ｔ３に接続される。トランスＴｒ１の有する２次巻線Ｌ２の一端は、ダイオードＤ２のアノードに接続される。ダイオードＤ２のカソードと２次巻線Ｌ２の他端との間には、平滑コンデンサＣ２が接続される。コンデンサＣ２の一端とダイオードＤ２のカソードとの接続点に出力電圧Ｖｏｕｔが生じる。グランド端子Ｔ４には、グランド電位の印加端が接続される。ＲＥＦ端子Ｔ５には、外付けの抵抗Ｒ１２の一端が接続される。

図２は、電源制御ＩＣ１の内部構成を示すブロック図である。電源制御ＩＣ１は、差分回路１１と、コンパレータ１３と、ロジック部１４と、ドライバ１５と、タイマー部１６と、フィルタ１７と、リップル生成部１８と、ＯＣＰ部（過電流保護部）１９と、スイッチング素子Ｍ１と、を有しており、これらの各構成要素を１チップに集積化して構成される。

ＮチャネルＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）で構成されるスイッチング素子Ｍ１のドレインは、スイッチング出力端子Ｔ３を介して１次巻線Ｌ１の一端に接続される。スイッチング素子Ｍ１のソースは、グランド端子Ｔ４を介してグランド電位の印加端に接続される。

スイッチング素子Ｍ１がオンとなると、トランスＴｒ１の１次巻線Ｌ１に電流が流れ、トランスＴｒ１に励磁エネルギーが充電される。このとき、ダイオードＤ２はオフである。次に、スイッチング素子Ｍ１がオフとなると、充電された励磁エネルギーがトランスＴｒ１の２次巻線Ｌ２からダイオードＤ２を通じて放電され、平滑コンデンサＣ２により平滑されて出力電圧Ｖｏｕｔが生成される。このとき、ダイオードＤ２に電流が流れる。

スイッチング素子Ｍ１がオフのとき、１次巻線Ｌ１には、下記（１）式で示されるフライバック電圧ＶＯＲが発生する。
ＶＯＲ＝Ｎｐ／Ｎｓ×（Ｖｏｕｔ＋Ｖｆ） （１）
但し、Ｎｐ：１次巻線Ｌ１の巻数、Ｎｓ：２次巻線Ｌ２の巻数、Ｖｆ：ダイオードＤ２の順方向電圧

このとき、スイッチング素子Ｍ１のドレイン電圧であるスイッチング電圧Ｖｓｗは、下記（２）式で示される。
Ｖｓｗ＝Ｖｉｎ＋ＶＯＲ （２）

差分回路１１は、入力電圧Ｖｉｎが印加される電源端子Ｔ１と、スイッチング電圧Ｖｓｗが一端に印加される抵抗Ｒ１１の他端と接続される帰還端子Ｔ２と、抵抗Ｒ１２の一端が接続されるＲＥＦ端子Ｔ５に接続される。これにより、差分回路１１によって、スイッチング電圧Ｖｓｗと入力電圧Ｖｉｎとの差分が抵抗Ｒ１１により電圧・電流変換され、変換後の電流と抵抗Ｒ１２とによりＲＥＦ端子Ｔ５にＲＥＦ端子電圧ＶＴｒｅｆが生成される。すなわち、ＲＥＦ端子電圧ＶＴｒｅｆは、フライバック電圧ＶＯＲを帰還した帰還信号として生成される。差分回路１１は、帰還信号出力部に相当する。

差分回路１１は、スイッチング素子Ｍ１１がオフのときにＲＥＦ端子電圧ＶＴｒｅｆをそのまま出力ＶＴｒｅｆ２として出力する動作と、或るタイミングでの出力ＶＴｒｅｆ２を保持する動作を行う。差分回路１１は、出力ＶＴｒｅｆ２をコンパレータ１３に出力する。

コンパレータ１３は、出力ＶＴｒｅｆ２と、リップル生成部１８により生成される例えば三角波状の基準電圧Ｖｒｅｆとを比較し、比較結果としてのＦＥＴオントリガー信号Ｔｇｏｎをロジック部１４に出力する。コンパレータ１３は、オントリガー信号生成部に相当する。

ロジック部１４は、第１ＰＷＭ信号ｐｗｍ１と第２ＰＷＭ信号ｐｗｍ２を生成する。第１ＰＷＭ信号ｐｗｍ１と第２ＰＷＭ信号ｐｗｍ２は、パルス状の信号であり、基本的にオンデューティが同一となる。

フィルタ１７は、第１ＰＷＭ信号ｐｗｍ１をフィルタリングすることによりオンデューティ情報を取り出す。フィルタ１７は、デューティ情報取得部に相当する。タイマー部１６およびロジック部１４は、フィルタ１７からのオンデューティ情報に基づき、スイッチング素子Ｍ１をオンとする期間であるオン時間を設定する。ロジック部１４は、設定されたオン時間となるようなタイミングでスイッチング素子Ｍ１をオンからオフへ切替えるべく、第２ＰＷＭ信号ｐｗｍ２をＬｏｗレベルとする。

また、タイマー部１６およびロジック部１４は、フィルタ１７からのオンデューティ情報に基づき、スイッチング素子Ｍ１をオフとする期間であるオフ時間の最小値である最小オフ時間を設定する。ロジック部１４は、設定された最小オフ時間と、コンパレータ１３からのＦＥＴオントリガー信号Ｔｇｏｎに基づくタイミングでスイッチング素子Ｍ１をオフからオンへ切替えるべく、第２ＰＷＭ信号ｐｗｍ２をＨｉｇｈレベルとする。

ドライバ１５は、ロジック部１４により生成された第２ＰＷＭ信号ｐｗｍ２に基づいてゲート電圧ＧＴを生成してスイッチング素子Ｍ１のゲートに印加させる。これにより、スイッチング素子Ｍ１はオン／オフ制御される。

また、タイマー部１６は、差分回路１１に含まれるスイッチ（不図示）のオン／オフタイミングを指示するスイッチタイミング信号ＳＷＴを生成して差分回路１１に出力する。差分回路１１は、スイッチタイミング信号ＳＷＴがオンを指示する場合、ＲＥＦ端子電圧Ｖｔｒｅｆをそのまま出力ＶＴｒｅｆ２として出力し、オフを指示する場合、オンからオフへ切替わったタイミングでの出力ＶＴｒｅｆ２を保持する。

＜オン時間／オフ時間設定制御について＞
次に、本実施形態に係る電源制御ＩＣ１によるオン時間／オフ時間を設定する制御について説明する。図３は、タイマー部１６およびロジック部１４の具体的な一構成例を示す図である。

タイマー部１６は、最小オフ時間タイマー１６１と、１／２オン時間タイマー１６２と、最小オン時間タイマー１６３と、オン時間タイマー１６４と、インバータ１６５と、を有している。ロジック部１４は、第１ラッチ回路１４１と、第２ラッチ回路１４２と、ＡＮＤ回路１４３〜１４５と、ＯＲ回路１４６と、を有している。第１ラッチ回路１４１は、第１ＰＷＭ信号ｐｗｍ１を出力する。第２ラッチ回路１４２は、第２ＰＷＭ信号ｐｗｍ２をドライバ１５へ出力する。

第１ラッチ回路１４１と第２ラッチ回路１４２は、セット端子に入力される信号により同時にセットされ、リセット端子に入力される信号により基本的に同時に（ＯＣＰ部１９による過電流検出時は除く）リセットされるので、第１ＰＷＭ信号ｐｗｍ１と第２ＰＷＭ信号ｐｗｍ２は同期してオンデューティは同じである。

第１ラッチ回路１４１がセットされることで第１ＰＷＭ信号ｐｗｍ１がＬｏｗからＨｉｇｈへ立ち上がったとき、すなわち第２ＰＷＭ信号ｐｗｍ２によりスイッチング素子Ｍ１がオンとなったとき、インバータ１６５の出力がＬｏｗとなることで最小オン時間タイマー１６３およびオン時間タイマー１６４がリセットされる。

最小オン時間タイマー１６３は、リセットされると所定の最小オン時間（固定値）の計測を開始する。ここで、所定の最小オン時間は、出力電圧Ｖｏｕｔの過昇圧の程度を決めるパラメータである。オン時間タイマー１６４は、リセットされると、第１ＰＷＭ信号ｐｗｍ１に基づきフィルタ１７で生成されるフィルタ出力電圧Ｖ１によって設定されるオン時間の計測を開始する。

ここで、図４は、フィルタ１７の一構成例を示す図である。フィルタ１７は、抵抗Ｒ１７と、コンデンサＣ１７と、分圧用の抵抗Ｒ１７１およびＲ１７２と、を有している。抵抗Ｒ１７の一端には、第１ＰＷＭ信号ｐｗｍ１が印加される入力端子Ｔ１７１が接続される。抵抗Ｒ１７の他端は、コンデンサＣ１７の一端に接続されると共に、フィルタ出力電圧Ｖ１が生じる第１出力端子Ｔ１７２に接続される。コンデンサＣ１７の他端は、グランド電位の印加端に接続される。すなわち、抵抗Ｒ１７とコンデンサＣ１７とからローパスフィルタが構成され、第１ＰＷＭ信号ｐｗｍ１をローパスフィルタに通した後の信号がフィルタ出力電圧Ｖ１となる。従って、フィルタ出力電圧Ｖ１は第１ＰＷＭ信号ｐｗｍ１のオンデューティ情報を示す。

また、図５は、オン時間タイマー１６４の一構成例を示す図である。オン時間タイマー１６４は、定電流回路Ｉｃと、コンデンサＣ１６４と、コンパレータＣＰ１６４と、を有する所謂ランプカウンターである。電源電圧Ｖｃｃとグランド電位との間には、定電流回路ＩｃとコンデンサＣ１６４が直列に接続され、その接続点はコンパレータＣＰ１６４の非反転入力端子（＋）に接続される。コンパレータＣＰ１６４の反転入力端子（−）には、フィルタ出力電圧Ｖ１が印加される。コンパレータＣＰ１６４の出力がオン時間タイマー１６４の出力となる。

オン時間タイマー１６４がリセットされると、コンデンサＣ１６４に蓄えられた電荷が放電される。そして、定電流回路Ｉｃによって一定に制御される電流によってコンデンサＣ１６４は充電される。コンデンサＣ１６４の充電によってコンパレータＣＰ１６４の非反転入力端子における電圧が、基準電圧としてのフィルタ出力電圧Ｖ１に到達するまでの時間ｔは下記（３）式で表される。
ｔ＝Ｃ×Ｖ１／Ｉ （３）
但し、Ｃ：コンデンサＣ１６４の容量、Ｉ：定電流値

リセット時はコンパレータＣＰ１６４の出力はＬｏｗであるが、上記時間ｔが経過してコンパレータＣＰ１６４の非反転入力端子における電圧が、フィルタ出力電圧Ｖ１に到達すると、コンパレータＣ１６４の出力はＨｉｇｈとなる。

なお、最小オン時間タイマー１６３は、図５に示す構成と同様なランプカウンターによって構成することができる。このとき、コンパレータの基準電圧、定電流回路の定電流値、コンデンサの容量は、上記時間ｔが所定の最小オン時間となるよう適宜設定される。

最小オン時間タイマー１６３の出力とオン時間タイマー１６４の出力は、ＡＮＤ回路１４５に入力される。ＡＮＤ回路１４５により、最小オン時間タイマー１６３とオン時間タイマー１６５の各出力がともにＨｉｇｈとなったときに、ＡＮＤ回路１４５の出力はＨｉｇｈとなる。すなわち、最小オン時間タイマー１６３により計測される所定の最小オン時間と、オン時間タイマー１６４により計測されるオン時間のうち長い方が計測されたタイミングでＡＮＤ回路１４５の出力がＨｉｇｈとなる。従って、オン時間が所定の最小オン時間より短い場合には、所定の最小オン時間に制限されることとなる。ＡＮＤ回路１４５は、オフタイミング決定部に相当する。

ＡＮＤ回路１４５の出力は、第１ラッチ回路１４１のリセット端子に入力されると共に、ＯＲ回路１４６に入力される。ＯＲ回路１４６には、ＯＣＰ部１９の出力も入力される。ＯＲ回路１４６の出力は、第２ラッチ回路１４２に入力される。過電流が検出されない通常時は、ＯＣＰ部１９の出力はＬｏｗとなるので、ＡＮＤ回路１４５の出力がＨｉｇｈとなったタイミングで、第１ラッチ回路１４１と第２ラッチ回路１４２がともにリセットされる。ＯＲ回路１４６と第２ラッチ回路１４２からオフ制御部が構成される。

これにより、第１ＰＷＭ信号ｐｗｍ１と第２ＰＷＭ信号ｐｗｍ２ともにＬｏｗレベルに切替わり、第２ＰＷＭ信号ｐｗｍ２によってスイッチング素子Ｍ１はオフとされ、オン時間が規定される。

第１ＰＷＭ信号ｐｗｍ１がＬｏｗレベルとなると、最小オフ時間タイマー１６１と１／２オン時間タイマー１６２がともにリセットされる。最小オフ時間タイマー１６１は、リセットされると所定の最小オフ時間（固定値）の計測を開始する。スイッチング素子Ｍ１がオフのときに差分回路１１によってＲＥＦ端子電圧ＶＴｒｅｆをそのまま出力したり、出力を保持するが、スイッチング素子Ｍ１をオフした直後にスイッチング電圧Ｖｓｗにリンギングが生じるため、リンギングが安定するまでの時間を確保する必要があり、上記の所定の最小オフ時間を定めている。

最小オフ時間タイマーは、図５に示す構成と同様なランプカウンターによって構成することができる。このとき、コンパレータの基準電圧、定電流回路の定電流値、コンデンサの容量は、上記時間ｔが所定の最小オフ時間となるよう適宜設定される。

また、１／２オン時間タイマー１６２は、リセットされると、オン時間の５０％の時間の計測を開始する。ここで、スイッチング素子Ｍ１がオンであるときに１次巻線Ｌ１に流れる１次側電流Ｉｐが上昇し、スイッチング素子Ｍ１がオフとされると、２次巻線Ｌ２に流れる２次側電流Ｉｓには、１次側電流のピーク値に巻数比を乗じて得られるピーク値が生じる。そして、時間の経過とともに徐々に２次側電流は減少する。図６は、スイッチング素子Ｍ１をオフとしたときの２次側電流Ｉｓの減少の様子を示す一例の図である。図６のように、２次側電流Ｉｓは、オフとした時点でのピーク値Ｉｓｐｋから徐々に減少して、放電時間ｔｏｆｆ２が経過したときにゼロとなる。放電時間ｔｏｆｆ２の５０％（１／２ｔｏｆｆ２）の時間までの放電では、平均的な放電量（面積Ｓ１）に対して面積Ｓ２の放電量だけ放電量が多くなるので、効率的な放電が可能となる。逆に、放電時間ｔｏｆｆ２の５０％を超えると、効率が悪化してしまう。

従って、放電時間（すなわちオフ時間）を放電時間ｔｏｆｆ２の５０％まで延長できればよいことになるが、実際の放電時間ｔｏｆｆ２はトランスＴｒ１および負荷状況に依存するので推測することが困難である。よって、本実施形態では、放電時間ｔｏｆｆ２の５０％に類似する目安として、オン時間の５０％までオフ時間を延長することとしている。

具体的には、図４に示すフィルタ１７の構成において、フィルタ出力電圧Ｖ１を抵抗値の等しい抵抗Ｒ１７１、Ｒ１７２によって分圧して第２出力端子Ｔ１７３からフィルタ出力電圧Ｖ２として出力する。これにより、フィルタ出力電圧Ｖ２は、フィルタ出力電圧Ｖ１の５０％となる。そして、図５に示すランプカウンターの構成と同様に１／２オン時間タイマー１６２を構成し、コンパレータの基準電圧としてフィルタ出力電圧Ｖ２を印加させる。これにより、１／２オン時間タイマー１６２は、リセットされて出力がＬｏｗとなってからオン時間の５０％を計測した時点で出力をＨｉｇｈとする。

ＡＮＤ回路１４４には、最小オフ時間タイマー１６１と１／２オン時間タイマー１６２の各出力が入力される。ＡＮＤ回路１４４の出力は、最小オフ時間タイマー１６１と１／２オン時間タイマー１６２の各出力がともにＨｉｇｈとなったときにＨｉｇｈとされる。すなわち、所定の最小オフ時間と、オン時間の５０％のうち長い方が最小オフ時間として選択されて設定されることになる。ＡＮＤ回路１４４は、最小オフ時間設定部に相当する。

そして、ＡＮＤ回路１４３には、ＦＥＴオントリガー信号Ｔｇｏｎと、ＡＮＤ回路１４４の出力が入力される。これにより、ＦＥＴオントリガー信号Ｔｇｏｎと、ＡＮＤ回路１４４の出力がともにＨｉｇｈとなったときに、ＡＮＤ回路１４３の出力がＨｉｇｈとされる。すなわち、ＦＥＴオントリガー信号ＴｇｏｎがＨｉｇｈとなるタイミングが上記設定された最小オフ時間経過後であれば、そのタイミングが選択され、上記設定された最小オフ時間の経過したタイミングがＦＥＴオントリガー信号ＴｇｏｎがＨｉｇｈとなるタイミングより後であれば、最小オフ時間の経過したタイミングが選択される。つまり、オフ時間は最小オフ時間より短くならないよう制限される。ＡＮＤ回路１４３は、オンタイミング決定部に相当する。

ＡＮＤ回路１４３の出力は、第１ラッチ回路１４１と第２ラッチ回路１４２の各セット端子に入力される。よって、ＡＮＤ回路１４３の出力がＨｉｇｈとされたタイミングで、第１ラッチ回路１４１と第２ラッチ回路１４２はともにセットされ、第１ＰＷＭ信号ｐｗｍ１と第２ＰＷＭ信号ｐｗｍ２はともにＨｉｇｈに切替わる。これにより、スイッチング素子Ｍ１はオンとなり、オフ時間が規定される。

負荷変動によって出力電圧Ｖｏｕｔが低下した場合、上記設定された最小オフ時間をオフ時間とするようにスイッチング素子Ｍ１がオンとされる。このとき、第１ＰＷＭ信号ｐｗｍ１のオンデューティは大きくなり、フィルタ出力電圧Ｖ１によって設定されるオン時間が長くなる。このように、第１ＰＷＭ信号ｐｗｍ１のオンデューティの情報を用いてオン時間を設定する適応的なオン時間制御を行うことにより、負荷変動に対する応答特性を改善することができる。

ここで、図７は、負荷変動により出力電圧Ｖｏｕｔが低下した過渡応答時の各ＰＷＭ信号および各タイマー出力の一例を示すタイミングチャートである。なお、図７には、その他にも、ＡＮＤ回路１４５、１４４の各出力、およびＦＥＴオントリガー信号Ｔｇｏｎも示す。タイミングｔ１にて、第１ＰＷＭ信号ｐｗｍ１と第２ＰＷＭ信号ｐｗｍ２がともにＨｉｇｈとされ、スイッチング素子Ｍ１がオンとされる。すると、最小オン時間タイマー１６３とオン時間タイマー１６４がともにリセットされ、各タイマーの出力はＬｏｗとなる。

そして、最小オン時間タイマー１６３によって所定の最小オン時間が計測されると、最小オン時間タイマー１６３の出力がＨｉｇｈとされる（タイミングｔ２）。その後、オン時間タイマー１６４によってオン時間が計測されると、オン時間タイマー１６４の出力がＨｉｇｈとされる（タイミング３）。このタイミングで、ＡＮＤ回路１４５の出力がＨｉｇｈとなるので、第１ラッチ回路１４１と第２ラッチ回路１４２ともにリセットされ、第１ＰＷＭ信号ｐｗｍ１と第２ＰＷＭ信号ｐｗｍ２がともにＬｏｗとされ、スイッチング素子Ｍ１はオフとされる。

このとき、最小オフ時間タイマー１６１と１／２オン時間タイマー１６２はともにリセットされ、各タイマーの出力がＬｏｗとなる。その後、最小オフ時間タイマー１６１によって所定の最小オフ時間が計測されると、最小オフ時間タイマー１６１の出力がＨｉｇｈとされる（タイミングｔ４）。その後、１／２オン時間タイマー１６２によってオン時間の５０％の時間が計測されると、１／２オン時間タイマー１６２の出力がＨｉｇｈとされる（タイミングｔ５）。ここで、ＦＥＴオントリガー信号ＴｇｏｎがＨｉｇｈとなったタイミングはタイミングｔ５より前であるので、タイミングｔ５にてＡＮＤ回路１４３の出力はＨｉｇｈとなる。これにより、第１ラッチ回路１４１と第２ラッチ回路１４２はともにセットされ、第１ＰＷＭ信号ｐｗｍ１と第２ＰＷＭ信号ｐｗｍ２がともにＨｉｇｈとされ、スイッチング素子Ｍ１はオンとされる。

このように、所定の最小オフ時間よりも長いオン時間の５０％の時間を最小オフ時間として設定するので、所定の最小オフ時間をオフ時間とする場合よりも放電時間を確保することができ、過渡応答を高速化することができる。なお、上記５０％という所定割合は一例であって、例えば２０％〜８０％の割合に設定すれば、一定の効果が奏される。

また、ここで、仮に最小オフ時間タイマーのみを用いて最小オフ時間を設定する実施形態との比較を図８Ａおよび図８Ｂを用いて説明する。図８Ａは、最小オフ時間タイマーのみを用いる比較のための実施形態における各波形例を示すタイミングチャートである。図８Ａにおいて、上段から、ＰＷＭ信号、最小オフ時間タイマーの出力、１次側電流Ｉｐ、２次側電流Ｉｓの各波形例を示す。

図８Ａでは、ＰＷＭ信号がＨｉｇｈとなってスイッチング素子がオンとなるタイミングｔ１１以降、負荷変動により出力電圧Ｖｏｕｔが低下した場合を示す。スイッチング素子がオンの間、１次側電流Ｉｐは増加する。ＰＷＭ信号がＬｏｗとなってスイッチング素子がオフとなるタイミングｔ１２にて、最小オフ時間タイマーがリセットされて所定の最小オフ時間を計測開始する。タイミングｔ１２において、１次側電流Ｉｐはゼロとなり、２次側電流Ｉｓが１側電流Ｉｐのピーク値に応じて発生し、以降減少する。

タイミングｔ１３にて最小オフ時間を計測完了し、最小オフ時間タイマーの出力がＨｉｇｈとなる。ここで、出力電圧Ｖｏｕｔの低下によってＦＥＴオントリガー信号Ｔｇｏｎは、タイミングｔ１３より前にＨｉｇｈとなっているので、タイミングｔ１３においてＰＷＭ信号はＨｉｇｈとされ、スイッチング素子はオンとなる。ここで、２次側電流Ｉｓはゼロとなり、１次側電流Ｉｐは、２次側電流Ｉｓの値に応じて発生し、以降増加する。そして、タイミングｔ１４において、ＰＷＭ信号はＬｏｗとされ、スイッチング素子はオフとなる。このとき、１次側電流Ｉｐはゼロとなる。

図８Ｂは、比較例に係る図８Ａと対応する本実施形態におけるタイミングチャートである。図８Ｂにおいて、上段から、第１ＰＷＭ信号ｐｗｍ１（および第２ＰＷＭ信号ｐｗｍ２）、最小オフ時間タイマー１６１の出力、１／２オン時間タイマー１６２の出力、１次側電流Ｉｐ、２次側電流Ｉｓの各波形例を示す。

図８Ｂにおいて、第１ＰＷＭ信号ｐｗｍ１がＬｏｗとされてスイッチング素子Ｍ１がオフとなるタイミングｔ１２’において、最小オフ時間タイマー１６１と１／２オン時間タイマー１６２がともにリセットされ、各タイマーは時間計測を開始する。ここで、１次側電流Ｉｐはゼロとなり、２次側電流Ｉｓが発生して以降減少する。図８Ｂにおいては、最小オフ時間タイマー１６１が所定の最小オフ時間を計測完了するタイミングｔ１３’よりも後に、１／２オン時間タイマー１６２がオン時間の５０％をタイミングｔ１４’において計測完了する。ここで、出力電圧Ｖｏｕｔの低下によってＦＥＴオントリガー信号Ｔｇｏｎは、タイミングｔ１４’より前にＨｉｇｈとなっているので、タイミングｔ１４’において第１ＰＷＭ信号ｐｗｍ１はＨｉｇｈとされ、スイッチング素子Ｍ１はオンとなる。ここで、２次側電流Ｉｓはゼロとなり、１次側電流Ｉｐは、２次側電流Ｉｓの値に応じて発生し、以降増加する。そして、タイミングｔ１５’において、第１ＰＷＭ信号ｐｗｍ１はＬｏｗとされ、スイッチング素子Ｍ１はオフとなる。このとき、１次側電流Ｉｐはゼロとなる。

図８Ｂでは、図８Ａに比べて、所定の最小オフ時間よりも長いオン時間の５０％を計測したタイミングでオフ時間が規定されるので、２次側の放電時間を確保することで２次側電流Ｉｓをより低い値まで減少させる。これにより、スイッチング素子Ｍ１がオンとなったときに生じる１次側電流Ｉｐの値を低くできるので、図８Ａにおける１次側電流のピーク値Ｉｐｐｋ１からピーク値Ｉｐｐｋ２への上昇変化量に比して、図８Ｂにおける１次側電流のピーク値Ｉｐｐｋ１’からピーク値Ｉｐｐｋ２’への上昇変化量を抑えることができる。

また、図８Ｂでは、図８Ａに比して、スイッチング周期（スイッチング周波数）の変動を抑制できることが分かる。

なお、所定の最小オフ時間と比較する時間は、オン時間の固定値である所定割合（例えば５０％）の時間に限らず、負荷状況に応じて上記所定割合を可変に制御してもよい。

＜過電流保護時の動作について＞
次に、本実施形態に係る絶縁型スイッチング電源装置１０における過電流保護時の動作について図９Ａおよび図９Ｂを用いて説明する。

図９Ａは、本実施形態と比較するための比較例に係る絶縁型スイッチング電源装置における過電流保護時の動作の一例を示すタイミングチャートである。図９Ａでは、ＰＷＭ信号がＨｉｇｈとなってスイッチング素子がオンとなるタイミングｔ２１において、１次側電流Ｉｐが流れ始めて以降上昇する。そして、１次側電流Ｉｐに過電流が生じ、１次側電流Ｉｐが所定のＯＣＰレベルに達したことを検知されたタイミングｔ２２において、ＰＷＭ信号はＬｏｗとされ、スイッチング素子はオフとなる。このとき、１次側電流Ｉｐはゼロとなり、２次側電流Ｉｓが発生して以降減少する。

タイミングｔ２２において最小オフ時間タイマーはリセットされ、所定の最小オフ時間を計測開始する。そして、タイミングｔ２３において最小オフ時間が計測完了されると、ＰＷＭ信号はＨｉｇｈとされ、スイッチング素子はオンとなる。このとき、２次側電流Ｉｓはゼロとなり、１次側電流Ｉｐが流れ始めて以降上昇する。そして、１次側電流ＩｐがＯＣＰレベルに達したことが検知されるタイミングｔ２４において、ＰＷＭ信号はＬｏｗとされ、スイッチング素子はオフとなる。このとき、１次側電流Ｉｐはゼロとなり、２次側電流Ｉｓが流れ始める。

これに対して、本実施形態においては過電流保護時の動作の一例として、図９Ｂに示すタイミングチャートとなる。ここで、図２に示すようにＯＣＰ部１９は、１次側電流Ｉｐの電流値にスイッチング素子Ｍ１のオン抵抗値を乗じて得られる電圧値であるスイッチング電圧Ｖｓｗが所定のリファレンス電圧に達したことを検知することにより、過電流を検知する。

図９Ｂでは、第１ＰＷＭ信号ｐｗｍ１および第２ＰＷＭ信号ｐｗｍ２がＨｉｇｈとなってスイッチング素子がオンとなるタイミングｔ２１’において、１次側電流Ｉｐが流れ始めて以降増加する。そして、ＯＣＰ部１９によって１次側電流Ｉｐの過電流がタイミングｔ２２’において検知されると、ＯＣＰ部１９はＨｉｇｈの出力信号をＯＲ回路１４６（図３）に出力する。これにより、ＯＲ回路１４６の出力がＨｉｇｈとなり、第２ラッチ回路１４２はリセットされ、第２ＰＷＭ信号ｐｗｍ２はＬｏｗとされ、スイッチング素子Ｍ１はオフとなる。このとき、１次側電流Ｉｐはゼロとなり、２次側電流Ｉｓが流れ始めて以降減少する。

しかしながら、タイミングｔ２２’において、ＡＮＤ回路１４５の出力はＬｏｗであり、１次側電流ＩｐがＯＣＰレベルに達したため第２ＰＷＭ信号ｐｗｍ２はＬｏｗとなるが、第１ラッチ回路１４１はリセットされず、第１ＰＷＭ信号ｐｗｍ１はＨｉｇｈを維持する。その後、ＡＮＤ回路１４５の出力がＨｉｇｈとなるタイミングｔ２３’において、第１ラッチ回路１４１がリセットされ、第１ＰＷＭ信号ｐｗｍ１はＬｏｗとなる。このとき、最小オフ時間タイマー１６１と１／２オン時間タイマー１６２はともにリセットされ、時間計測を開始する。

そして、最小オフ時間タイマー１６１が所定の最小オフ時間を計測完了するタイミングｔ２４’よりも後に、タイミングｔ２５’において１／２オン時間タイマー１６２はオン時間の５０％の時間を計測完了する。またこのとき、過電流状態により出力電圧Ｖｏｕｔが低いので、ＦＥＴオントリガー信号Ｔｇｏｎは既にＨｉｇｈとなっている。従って、タイミング２５’において、第１ラッチ回路１４１と第２ラッチ回路１４２ともにセットされ、第１ＰＷＭ信号ｐｗｍ１と第２ＰＷＭ信号ｐｗｍ２ともにＨｉｇｈとされる。これにより、スイッチング素子Ｍ１はオンとなる。このとき、２次側電流Ｉｓはゼロとなり、１次側電流Ｉｐは流れ始めて以降増加する。

そして、１次側電流ＩｐがＯＣＰレベルに達したことがＯＣＰ部１９により検知されるタイミングｔ２６’において、第２ＰＷＭ信号ｐｗｍ２がＬｏｗとされ、スイッチング素子Ｍ１はオフとなる。このとき、１次側電流Ｉｐはゼロとなり、２次側電流Ｉｓが流れ始めて以降減少する。

このように本実施形態においては、過電流を検知したタイミングｔ２２’でスイッチング素子Ｍ１はオフとするが、その後のタイミングｔ２３’にて遅れて第１ＰＷＭ信号ｐｗｍ１をＬｏｗとして最小オフ時間タイマー１６１と１／２オン時間タイマー１６２をリセットするので、タイミングｔ２２’〜ｔ２３’の期間Ｔ１だけ２次側での放電時間が延びる。更に、本実施形態では、１／２オン時間タイマー１６２によって所定の最小オフ時間よりも長い期間Ｔ２を計測することでオフ期間を規定するので、より放電時間が延びる。

これにより、比較例に係る図９Ａで示す１次側電流Ｉｐの流れ始めの値の上昇変化量ΔＩｐよりも、本実施形態に係る図９Ｂで示す１次側電流Ｉｐの流れ始めの値の上昇変化量ΔＩｐ’を抑えることができる。図９Ａでは、上昇変化量ΔＩｐが大きくなり、１次側電流ＩｐがＯＣＰレベルにすぐに達してしまうので（タイミングｔ２４）、１次側における充電時間が短くなり、出力電圧の上昇が遅くなる。これに対して、図９Ｂでは、上昇変化量ΔＩｐ’を抑えることにより、１次側電流ＩｐがＯＣＰレベルに達するまでの時間（タイミングｔ２５’〜ｔ２６’）を長くすることで、１次側における充電時間を確保して、出力電圧Ｖｏｕｔの上昇を速めることができる。

＜差分回路の出力タイミング制御について＞
次に、本実施形態に係る絶縁型スイッチング電源装置１０における差分回路１１の出力タイミング制御について説明する。先述したように、差分回路１１は、スイッチング素子Ｍ１がオフのときにＲＥＦ端子電圧ＶＴｒｅｆをそのまま出力したり、出力を保持する。差分回路１１による出力タイミングを制御する構成について図１０に示す。図１０に示すタイマー部１６は、タイミング制御部に相当する。

図１０に示すタイマー部１６は、最小オフ時間タイマー１６１１、１／２オン時間タイマー１６２１、インバータ１６６、ＡＮＤ回路１６７、マスク期間タイマー１６８、およびラッチ回路１６９を有している。なお、図１０に示すタイマー部１６は、先述した図３に示すタイマー部１６と同一のものであり、すなわち、図３のタイマー部１６では、図１０に示す構成を省略しているが、実際にはその構成を更に有している。

最小オフ時間タイマー１６１１は、最小オフ時間タイマー１６１が計測する所定の最小オフ時間の９５％の時間を計測する。１／２オン時間タイマー１６２１は、図５に示すランプカウンターと同様に構成し、コンパレータの基準電圧としてフィルタ１７が出力する出力電圧Ｖ３を印加させる。出力電圧Ｖ３は、先述した出力電圧Ｖ２（図４）の９５％の電圧である。これにより、１／２オン時間タイマー１６２１は、オン時間の５０％の更に９５％の時間を計測する。なお、最小オフ時間タイマー１６１１および１／２オン時間タイマー１６２１についての９５％という割合は一例であって、１００％より小さい割合であれば他の割合を用いてもよい（例えば７０％以上の割合）。

インバータ１６６には、第１ラッチ回路１４１が出力する第１ＰＷＭ信号ｐｗｍ１が入力される。最小オフ時間タイマー１６１１、１／２オン時間タイマー１６２１、およびインバータ１６６の各出力は、ＡＮＤ回路１６７に入力される。ＡＮＤ回路１６７の出力は、ラッチ回路１６９のリセット端子に入力される。

マスク期間タイマー１６８は、所定のマスク期間（例えば２４０ｎｓｅｃ）を計測する。マスク期間タイマー１６８の出力は、ラッチ回路１６９のセット端子に入力される。ラッチ回路１６９の出力はスイッチタイミング信号ＳＷＴとしてサンプルホールド回路１２に入力される。

このような構成の動作について説明すると、第１ＰＷＭ信号ｐｗｍ１（および第２ＰＷＭ信号ｐｗｍ２）がＬｏｗとなり、スイッチング素子Ｍ１がオフとなると、マスク期間タイマー１６８はリセットされて時間計測を開始して出力がＬｏｗとなり、インバータ１６６の出力はＨｉｇｈとなる。このとき、最小オフ時間タイマー１６１１と１／２オン時間タイマー１６２１ともにリセットされ、時間計測を開始し、各タイマーの出力はＬｏｗとなる。なお、各時間計測が完了すると、各タイマーの出力はＨｉｇｈとなる。

マスク期間タイマー１６８は、所定のマスク期間を計測すると、出力をＨｉｇｈとする。すると、ラッチ回路１６９はセットされ、スイッチタイミング信号ＳＷＴをＨｉｇｈとする。これにより、差分回路１１に含まれるスイッチ（不図示）はオンとなり、差分回路１１はＲＥＦ端子電圧ＶＴｒｅｆをそのまま出力ＶＴｒｅｆ２として出力する動作を開始する。

その後、最小オフ時間タイマー１６１１によって所定の最小オフ時間の９５％が計測されるタイミングと、１／２オン時間タイマー１６２１によってオン時間の５０％の更に９５％が計測されるタイミングのうち、遅い方のタイミングにてＡＮＤ回路１６７はＨｉｇｈとなる。すると、ラッチ回路１６９はリセットされ、スイッチタイミング信号ＳＷＴをＬｏｗとする。これにより、差分回路１１に含まれるスイッチはオフとされ、差分回路１１はオンからオフへの切替タイミングにおける出力ＶＴｒｅｆ２を保持する。

ここで、スイッチング素子Ｍ１をオフとしたときのスイッチング電圧Ｖｓｗの波形例を図１１に示す。図１１に示すように、スイッチング素子Ｍ１をオフとした直後は、トランスＴｒ１の１次巻線Ｌ１が有する漏れインダクタンスを起因として、スイッチング電圧Ｖｓｗにリンギングが生じる。そこで、マスク期間タイマー１６８によってマスク期間Ｔｍｓｋだけマスキングすることにより、リンギングが生じる期間はＲＥＦ端子電圧ＶＴｒｅｆをそのまま出力する動作を行わないようにしている。

マスク期間Ｔｍｓｋが経過するとＲＥＦ端子電圧ＶＴｒｅｆをそのまま出力する動作が開始される。その後、所定の最小オフ時間の９５％の時間Ｔｍｉｎ＿ｏｆｆと、オン時間の５０％の更に９５％の時間Ｔ１／２ｏｎのうち、長い方が経過したときに、出力の保持が行われる（図１１の例ではＴ１／２ｏｎの方が長い）。Ｔｍｉｎ＿ｏｆｆの方が長い場合は、所定の最小オフ時間が経過するタイミング以降においてスイッチング素子Ｍ１はオンとされ、Ｔ１／２ｏｎの方が長い場合は、オン時間の５０％が経過するタイミング以降においてスイッチング素子Ｍ１はオンとされる。従って、出力の保持が行われるタイミングは、スイッチング素子Ｍ１がオンとなるタイミングよりも前であるので、２次側電流Ｉｓが流れているときに出力の保持を行うことができる。すなわち、スイッチング素子Ｍ１がオンとなるタイミングと出力を保持するタイミングが重なって、出力に異常が生じることを抑制できる。

また、ＲＥＦ端子電圧ＶＴｒｅｆはフライバック電圧ＶＯＲを帰還した信号であり、フライバック電圧ＶＯＲは上記（１）式で表される。（１）式のうちダイオードＤ２の順方向電圧Ｖｆ分が誤差分となるので、２次側電流Ｉｓがゼロに近づくほど、Ｖｆが小さくなり、誤差は小さくなる。すなわち、時間的に後になるほど出力を保持するタイミングとしては適切なものとなる。Ｔ１／２ｏｎがＴｍｉｎ＿ｏｆｆよりも長い場合は、出力を保持するタイミングを時間的により後とすることができる。

＜スイッチング素子に関する変形例＞
次に、以上説明した本実施形態に係る絶縁型スイッチング電源装置の変形例について述べる。変形例に係る絶縁型スイッチング電源装置１０’の構成を図１２に示す。図１２に示す絶縁型スイッチング電源装置１０’は、電源制御ＩＣ１’を備えている。

電源制御ＩＣ１’は、主スイッチング素子Ｍ１１と、副スイッチング素子Ｍ１２と、抵抗Ｒ１２と、コンパレータＣＰと、を有する構成としている。なお、電源制御ＩＣ１’において、図１２で示す構成以外の構成部については先述した実施形態（図２）と同様である。

ＮチャネルＭＯＳＦＥＴで構成される主スイッチング素子Ｍ１１は、スイッチング駆動されることで、絶縁型スイッチング電源装置１０’による出力電圧Ｖｏｕｔの生成に寄与するスイッチング素子である。主スイッチング素子Ｍ１１のドレイン（電流流入端）は、スイッチング出力端子Ｔ３に接続され、ソース（電流流出端）はグランド端子Ｔ４１に接続される。

副スイッチング素子Ｍ１２は、ＮチャネルＭＯＳＦＥＴで構成される。副スイッチング素子Ｍ１２のドレイン（電流流入端）は、抵抗Ｒ１２を介して、主スイッチング素子Ｍ１１のドレインとスイッチング出力端子Ｔ３との接続点に接続される。副スイッチング素子Ｍ１２のソース（電流流出端）は、グランド端子Ｔ４２に接続される。

主スイッチング素子Ｍ１１のゲート（制御端）には、不図示のドライバの出力端が接続される。コンパレータＣＰの非反転入力端子（＋）には、スイッチング素子Ｍ１１のゲートが接続される。コンパレータＣＰの反転入力端子（−）には、所定の閾値電圧Ｖｔｈ１が基準電圧として印加される。コンパレータＣＰの出力端は、副スイッチング素子Ｍ１２のゲート（制御端）に接続される。コンパレータＣＰは、電圧印加部に相当する。

ここで、主スイッチング素子Ｍ１１と副スイッチング素子Ｍ１２を用いた構成の動作を図１３を参照して説明する。図１３は、主スイッチング素子Ｍ１１をオフさせるときの各波形の一例を示すタイミングチャートである。図１３において、上段から、主スイッチング素子Ｍ１１のゲート電圧Ｖｇ１１、副スイッチング素子Ｍ１２のゲート電圧Ｖｇ１２、主スイッチング素子Ｍ１１を流れる電流（ドレイン電流）Ｉ１１、２次側電流Ｉｓ、スイッチング電圧Ｖｓｗ、および副スイッチング素子Ｍ１２を流れる電流（ドレイン電流）Ｉ１２を示す。

主スイッチング素子Ｍ１１がオン（副スイッチング素子Ｍ１２はオフ）のときにタイミングｔ３１で、不図示のドライバによって主スイッチング素子Ｍ１１をオフとすべく主スイッチング素子Ｍ１１のゲート容量からの電荷の引抜きが開始される。すると、主スイッチング素子Ｍ１１のゲート電圧Ｖｇ１１は減少する。そして、ゲート電圧Ｖｇ１１がミラー電圧Ｖｍに達してから、ミラー電圧Ｖｍより低下するタイミングｔ３２において、電流Ｉ１１は減少を開始し、スイッチング電圧Ｖｓｗは立ち上がりを開始する。そして、ゲート電圧Ｖｇ１１が閾値電圧Ｖｔｈ１に達すると、コンパレータＣＰの出力はＬｏｗとなる（タイミングｔ３３）。これにより、副スイッチング素子Ｍ１２のゲート容量からの電荷の引抜きが開始され、ゲート電圧Ｖｇ１２は減少を開始する。そして、ゲート電圧Ｖｇ１１が主スイッチング素子Ｍ１１の閾値電圧Ｖｔｈ１１に達すると、電流Ｉ１１はゼロとなる（タイミングｔ３４）。

タイミングｔ３２から、ゲート電圧Ｖｇ１２が副スイッチング素子Ｖｇ１２の閾値電圧Ｖｔｈ１２に達するタイミングｔ３５までの期間で、オンである副スイッチング素子Ｍ１２を電流Ｉ１２が流れる。タイミングｔ３５で、副スイッチング素子Ｍ１２はオフとなり、電流Ｉ１２は流れなくなる。従って、タイミングｔ３２から主スイッチング素子Ｍ１１の電流Ｉ１１がゼロとなるタイミングｔ３４までの期間は、主スイッチング素子Ｍ１１、副スイッチング素子Ｍ１２ともにオンである。そして、タイミングｔ３４からタイミングｔ３５までの期間は、主スイッチング素子Ｍ１１はオフで、副スイッチング素子Ｍ１２はオンである。そして、タイミングｔ３５以降に、主スイッチング素子Ｍ１１、副スイッチング素子Ｍ１２ともにオフとなる。

ここで、トランスＴｒ１の１次巻線Ｌ１は漏れインダクタンスを有しており、スイッチング素子がオンのときにこの漏れインダクタンスにも電流が流れてエネルギーが蓄積されるが、他の巻線と結合していないため電力移行がされない。これにより、仮に副スイッチング素子Ｍ１２を設けない場合、主スイッチング素子Ｍ１１をオフとしたときにスイッチング電圧Ｖｓｗにリンギングが大きく、且つ長い期間生じる。

そこで、本実施形態では、副スイッチング素子Ｍ１２を設けて、主スイッチング素子Ｍ１１をオフさせるときに副スイッチング素子Ｍ１２に電流Ｉ１２を流すことで、スイッチング電圧Ｖｓｗに生じるリンギングを抑えることができる。図１２には、副スイッチング素子Ｍ１２を仮に設けない場合にスイッチング電圧Ｖｓｗに生じるリンギング（破線）のピーク値を、本実施形態では実線で示すスイッチング電圧Ｖｓｗのピーク値まで低下させることができることを示している。

従来、リンギングを抑えるためにスナバ回路を用いることがあったが、スナバ回路はユーザにとって設計が困難な回路であり、設計に失敗するとスイッチング素子が破壊される虞があった。本実施形態により、このようなスナバ回路を用いずともリンギングを抑えることが可能となる。

上述のように、コンパレータＣＰの閾値電圧Ｖｔｈ１は、主スイッチング素子Ｍ１１のミラー電圧Ｖｍと、主スイッチング素子Ｍ１１自身の閾値電圧Ｖｔｈ１１との間に設定しており、その理由を説明する。まず、主スイッチング素子Ｍ１１に流れる電流Ｉ１１は、ゲート電圧Ｖｇ１１がミラー電圧Ｖｍより低下するときから減少し、ゲート電圧Ｖｇ１１が閾値電圧Ｖｔｈ１１に達するときにゼロとなる。閾値電圧Ｖｔｈ１がミラー電圧Ｖｍ以上に設定された場合、ゲート電圧Ｖｇ１１が閾値電圧Ｖｔｈ１〜ミラー電圧Ｖｍとなる期間では、副スイッチング素子Ｍ１２にはほぼ電流が流れないため、その期間は機能しないことになる。一方、閾値電圧Ｖｔｈ１が閾値電圧Ｖｔｈ１１以下に設定された場合は、ゲート電圧Ｖｇ１２が閾値電圧Ｖｔｈ１２に達するタイミングが遅れてしまい、副スイッチング素子Ｍ１２に電流Ｉ１２が過剰に流れてしまう。従って、閾値電圧Ｖｔｈ１は、ミラー電圧Ｖｍより低く、さらには、ミラー電圧Ｖｍと閾値電圧Ｖｔｈ１１との間に設定することが好ましい。

また、抵抗Ｒ１２を設けているのは、電流Ｉ１２を制限するためである。主スイッチング素子Ｍ１１がオンのときに副スイッチング素子Ｍ１２がオンとなる期間（タイミングｔ３２〜ｔ３４）があるが、この期間において、スイッチング出力端子Ｔ３からグランド端子Ｔ４１、Ｔ４２の間に流れる電流としては、抵抗の低い主スイッチング素子Ｍ１１側に電流が流れ、副スイッチング素子Ｍ１２には抵抗Ｒ１２によって電流はほぼ流れない。電流Ｉ１２を仮に流し過ぎると、主スイッチング素子Ｍ１１をオフとしたときにスイッチング電圧Ｖｓｗの立ち上がりの電圧が異常に低くなってしまうからである。

また、本実施形態において、主スイッチング素子Ｍ１１と副スイッチング素子Ｍ１２は、同じ工程で製造されることが好ましく、主スイッチング素子Ｍ１１は副スイッチング素子Ｍ１２よりサイズが大きい（例えば１０００：１）。同じ工程で製造されるため、主スイッチング素子Ｍ１１と副スイッチング素子Ｍ１２は同じバラツキとなり、同じ特性を有する。従って、ゲート電圧の降下開始からゼロとなるまで（或いはスイッチング素子の閾値電圧に達するまで）の時間は、主スイッチング素子Ｍ１１と副スイッチング素子Ｍ１２でほぼ同じであり、主スイッチング素子Ｍ１１の電流Ｉ１１がゼロとなるとき、副スイッチング素子Ｍ１２がオンしていることが保証される。また、主スイッチング素子Ｍ１１のサイズが大きいと、定常のオン状態で流れる電流が大きく、共振現象を生じさせる寄生キャパシタの容量も大きくなり、副スイッチング素子Ｍ１２によってリンギングを抑制する効果は大きくなる。

なお、上記のようにコンパレータＣＰを用いる構成の代わりに、主スイッチング素子Ｍ１１のゲートに印加させる電圧を遅延させて副スイッチング素子Ｍ１２のゲートに印加させるフィルタ等の遅延回路を用いた構成としてもよい。例えば、主スイッチング素子Ｍ１１の電流Ｉ１１がゼロとなる前に遅延時間が経過し、主スイッチング素子Ｍ１１の電流がゼロのときに副スイッチング素子Ｍ１２がオンを保持するようにすれば、リンギングを抑制することができる。

＜その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。

例えば、スイッチング素子は、電源制御ＩＣが備えるのではなく、その外部に設けられるようにしてもよい。

また、本発明に係る絶縁型スイッチング電源装置は、例えば、ソーラーインバータ、ＦＡインバータ、蓄電システム等の産業機器インバータなどに用いることが好適である。

本発明は、例えば、インバータ用の絶縁型スイッチング電源装置に利用することができる。

１ 電源制御ＩＣ
１０ 絶縁型スイッチング電源装置
Ｔｒ１ トランス
Ｌ１ １次巻線
Ｌ２ ２次巻線
Ｄ２ ダイオード
Ｃ２ 平滑コンデンサ
Ｔ１ 電源端子
Ｔ２ 帰還端子
Ｔ３ スイッチング出力端子
Ｔ４ グランド端子
Ｔ５ ＲＥＦ端子
Ｒ１１、Ｒ１２ 抵抗
１１ 差分回路
１３ コンパレータ
１４ ロジック部
１５ ドライバ
１６ タイマー部
１７ フィルタ
１８ リップル生成部
１９ ＯＣＰ部
Ｍ１ スイッチング素子
１４１ 第１ラッチ回路
１４２ 第２ラッチ回路
１４３〜１４５ ＡＮＤ回路
１４６ ＯＲ回路
１６１ 最少オフ時間タイマー
１６２ １／２オン時間タイマー
１６３ 最小オン時間タイマー
１６４ オン時間タイマー
１６５ インバータ
１６６ インバータ
１６７ ＡＮＤ回路
１６８ マスク期間タイマー
１６９ ラッチ回路
１６１１ 最少オフ時間タイマー
１６２１ １／２オン時間タイマー
Ｍ１１ 主スイッチング素子
Ｍ１２ 副スイッチング素子
Ｒ１２ 抵抗
ＣＰ コンパレータ
Ｔ４１、Ｔ４２ グランド端子

Claims (10)

1. 一端に入力電圧の印加端が接続される１次巻線と、２次巻線と、を含むトランスと、
   前記１次巻線の他端に電流流入端が接続される主スイッチング素子と、
   前記主スイッチング素子の前記電流流入端に、電流流入端が接続される副スイッチング素子と、
   前記主スイッチング素子と前記副スイッチング素子がともにオンとなる状態、前記主スイッチング素子がオフとなって前記副スイッチング素子がオンとなる状態、前記主スイッチング素子と前記副スイッチング素子がともにオフとなる状態の順に遷移するよう、前記副スイッチング素子の制御端に電圧を印加する電圧印加部と、
   を備えることを特徴とする絶縁型スイッチング電源装置。
2. 前記電圧印加部は、コンパレータであって、
   前記コンパレータの一方の入力端には、前記主スイッチング素子の制御端が接続され、
   前記コンパレータの他方の入力端には、前記主スイッチング素子の閾値電圧が基準電圧として印加され、
   前記コンパレータの出力端は、前記副スイッチング素子の制御端に接続される、ことを特徴とする請求項１に記載の絶縁型スイッチング電源装置。
3. 前記閾値電圧は、前記主スイッチング素子のミラー電圧より低い値に設定されることを特徴とする請求項２に記載の絶縁型スイッチング電源装置。
4. 前記閾値電圧は、前記ミラー電圧と、前記主スイッチング素子自身の閾値電圧との間に設定されることを特徴とする請求項３に記載の絶縁型スイッチング電源装置。
5. 前記電圧印加部は、前記主スイッチング素子の制御端に印加させる電圧を遅延させて前記副スイッチング素子の制御端に印加させるフィルタであることを特徴とする請求項１に記載の絶縁型スイッチング電源装置。
6. 前記副スイッチング素子の電流流入端は、抵抗素子を介して前記主スイッチング素子の電流流入端に接続されることを特徴とする請求項１〜請求項５のいずれか１項に記載の絶縁型スイッチング電源装置。
7. 前記主スイッチング素子と前記副スイッチング素子は、同じ工程で製造されたものであることを特徴とする請求項１〜請求項６のいずれか１項に記載の絶縁型スイッチング電源装置。
8. 前記主スイッチング素子は、前記副スイッチング素子よりもサイズが大きいことを特徴とする請求項１〜請求項７のいずれか１項に記載の絶縁型スイッチング電源装置。
9. 一端に入力電圧の印加端が接続される１次巻線と、２次巻線と、を含むトランスを備える絶縁型スイッチング電源装置に用いられる電源制御装置であって、
   前記１次巻線の他端に電流流入端が接続される主スイッチング素子と、
   前記主スイッチング素子の前記電流流入端に、電流流入端が接続される副スイッチング素子と、
   前記主スイッチング素子よりも遅れて前記副スイッチング素子がオフとなるように、前記副スイッチング素子の制御端に電圧を印加する電圧印加部と、
   を備えることを特徴とする電源制御装置。
10. 前記主スイッチング素子の電流流入端と、前記副スイッチング素子の電流流入端との間に接続される抵抗素子をさらに備えることを特徴とする請求項９に記載の電源制御装置。

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