<絶縁型スイッチング電源装置の全体構成>
以下に本発明の一実施形態について図面を参照して説明する。図1は、本発明の一実施形態に係る絶縁型スイッチング電源装置10の全体構成を示す図である。絶縁型スイッチング電源装置10は、入力電圧Vinから出力電圧Voutを生成するフライバック方式のDC/DCコンバータである。また、絶縁型スイッチング電源装置10は、制御方式として、後述するような適応型オン時間制御を行う。
絶縁型スイッチング電源装置10は、電源制御IC1と、電源制御IC1に外付けされた種々のディスクリート部品(トランスTr1、ダイオードD2、平滑コンデンサC2、抵抗R11、および抵抗R12)と、を備えている。
電源制御IC1(電源制御装置)は、絶縁型スイッチング電源装置10の全体動作を統括的に制御する主体(半導体装置)である。電源制御IC1は、外部との電気的接続を確立するために、電源端子T1、帰還端子T2、スイッチング出力端子T3、グランド端子T4、およびREF端子T5を有している。
直流電圧である入力電圧Vinは、電源端子T1に印加されると共に、トランスTr1の有する1次巻線L1の一端に印加される。1次巻線L1の他端は、外付けの抵抗R11を介して帰還端子T2に接続されると共に、スイッチング出力端子T3に接続される。トランスTr1の有する2次巻線L2の一端は、ダイオードD2のアノードに接続される。ダイオードD2のカソードと2次巻線L2の他端との間には、平滑コンデンサC2が接続される。コンデンサC2の一端とダイオードD2のカソードとの接続点に出力電圧Voutが生じる。グランド端子T4には、グランド電位の印加端が接続される。REF端子T5には、外付けの抵抗R12の一端が接続される。
図2は、電源制御IC1の内部構成を示すブロック図である。電源制御IC1は、差分回路11と、コンパレータ13と、ロジック部14と、ドライバ15と、タイマー部16と、フィルタ17と、リップル生成部18と、OCP部(過電流保護部)19と、スイッチング素子M1と、を有しており、これらの各構成要素を1チップに集積化して構成される。
NチャネルMOSFET(metal-oxide-semiconductor field-effect transistor)で構成されるスイッチング素子M1のドレインは、スイッチング出力端子T3を介して1次巻線L1の一端に接続される。スイッチング素子M1のソースは、グランド端子T4を介してグランド電位の印加端に接続される。
スイッチング素子M1がオンとなると、トランスTr1の1次巻線L1に電流が流れ、トランスTr1に励磁エネルギーが充電される。このとき、ダイオードD2はオフである。次に、スイッチング素子M1がオフとなると、充電された励磁エネルギーがトランスTr1の2次巻線L2からダイオードD2を通じて放電され、平滑コンデンサC2により平滑されて出力電圧Voutが生成される。このとき、ダイオードD2に電流が流れる。
スイッチング素子M1がオフのとき、1次巻線L1には、下記(1)式で示されるフライバック電圧VORが発生する。
VOR=Np/Ns×(Vout+Vf) (1)
但し、Np:1次巻線L1の巻数、Ns:2次巻線L2の巻数、Vf:ダイオードD2の順方向電圧
このとき、スイッチング素子M1のドレイン電圧であるスイッチング電圧Vswは、下記(2)式で示される。
Vsw=Vin+VOR (2)
差分回路11は、入力電圧Vinが印加される電源端子T1と、スイッチング電圧Vswが一端に印加される抵抗R11の他端と接続される帰還端子T2と、抵抗R12の一端が接続されるREF端子T5に接続される。これにより、差分回路11によって、スイッチング電圧Vswと入力電圧Vinとの差分が抵抗R11により電圧・電流変換され、変換後の電流と抵抗R12とによりREF端子T5にREF端子電圧VTrefが生成される。すなわち、REF端子電圧VTrefは、フライバック電圧VORを帰還した帰還信号として生成される。差分回路11は、帰還信号出力部に相当する。
差分回路11は、スイッチング素子M11がオフのときにREF端子電圧VTrefをそのまま出力VTref2として出力する動作と、或るタイミングでの出力VTref2を保持する動作を行う。差分回路11は、出力VTref2をコンパレータ13に出力する。
コンパレータ13は、出力VTref2と、リップル生成部18により生成される例えば三角波状の基準電圧Vrefとを比較し、比較結果としてのFETオントリガー信号Tgonをロジック部14に出力する。コンパレータ13は、オントリガー信号生成部に相当する。
ロジック部14は、第1PWM信号pwm1と第2PWM信号pwm2を生成する。第1PWM信号pwm1と第2PWM信号pwm2は、パルス状の信号であり、基本的にオンデューティが同一となる。
フィルタ17は、第1PWM信号pwm1をフィルタリングすることによりオンデューティ情報を取り出す。フィルタ17は、デューティ情報取得部に相当する。タイマー部16およびロジック部14は、フィルタ17からのオンデューティ情報に基づき、スイッチング素子M1をオンとする期間であるオン時間を設定する。ロジック部14は、設定されたオン時間となるようなタイミングでスイッチング素子M1をオンからオフへ切替えるべく、第2PWM信号pwm2をLowレベルとする。
また、タイマー部16およびロジック部14は、フィルタ17からのオンデューティ情報に基づき、スイッチング素子M1をオフとする期間であるオフ時間の最小値である最小オフ時間を設定する。ロジック部14は、設定された最小オフ時間と、コンパレータ13からのFETオントリガー信号Tgonに基づくタイミングでスイッチング素子M1をオフからオンへ切替えるべく、第2PWM信号pwm2をHighレベルとする。
ドライバ15は、ロジック部14により生成された第2PWM信号pwm2に基づいてゲート電圧GTを生成してスイッチング素子M1のゲートに印加させる。これにより、スイッチング素子M1はオン/オフ制御される。
また、タイマー部16は、差分回路11に含まれるスイッチ(不図示)のオン/オフタイミングを指示するスイッチタイミング信号SWTを生成して差分回路11に出力する。差分回路11は、スイッチタイミング信号SWTがオンを指示する場合、REF端子電圧Vtrefをそのまま出力VTref2として出力し、オフを指示する場合、オンからオフへ切替わったタイミングでの出力VTref2を保持する。
<オン時間/オフ時間設定制御について>
次に、本実施形態に係る電源制御IC1によるオン時間/オフ時間を設定する制御について説明する。図3は、タイマー部16およびロジック部14の具体的な一構成例を示す図である。
タイマー部16は、最小オフ時間タイマー161と、1/2オン時間タイマー162と、最小オン時間タイマー163と、オン時間タイマー164と、インバータ165と、を有している。ロジック部14は、第1ラッチ回路141と、第2ラッチ回路142と、AND回路143〜145と、OR回路146と、を有している。第1ラッチ回路141は、第1PWM信号pwm1を出力する。第2ラッチ回路142は、第2PWM信号pwm2をドライバ15へ出力する。
第1ラッチ回路141と第2ラッチ回路142は、セット端子に入力される信号により同時にセットされ、リセット端子に入力される信号により基本的に同時に(OCP部19による過電流検出時は除く)リセットされるので、第1PWM信号pwm1と第2PWM信号pwm2は同期してオンデューティは同じである。
第1ラッチ回路141がセットされることで第1PWM信号pwm1がLowからHighへ立ち上がったとき、すなわち第2PWM信号pwm2によりスイッチング素子M1がオンとなったとき、インバータ165の出力がLowとなることで最小オン時間タイマー163およびオン時間タイマー164がリセットされる。
最小オン時間タイマー163は、リセットされると所定の最小オン時間(固定値)の計測を開始する。ここで、所定の最小オン時間は、出力電圧Voutの過昇圧の程度を決めるパラメータである。オン時間タイマー164は、リセットされると、第1PWM信号pwm1に基づきフィルタ17で生成されるフィルタ出力電圧V1によって設定されるオン時間の計測を開始する。
ここで、図4は、フィルタ17の一構成例を示す図である。フィルタ17は、抵抗R17と、コンデンサC17と、分圧用の抵抗R171およびR172と、を有している。抵抗R17の一端には、第1PWM信号pwm1が印加される入力端子T171が接続される。抵抗R17の他端は、コンデンサC17の一端に接続されると共に、フィルタ出力電圧V1が生じる第1出力端子T172に接続される。コンデンサC17の他端は、グランド電位の印加端に接続される。すなわち、抵抗R17とコンデンサC17とからローパスフィルタが構成され、第1PWM信号pwm1をローパスフィルタに通した後の信号がフィルタ出力電圧V1となる。従って、フィルタ出力電圧V1は第1PWM信号pwm1のオンデューティ情報を示す。
また、図5は、オン時間タイマー164の一構成例を示す図である。オン時間タイマー164は、定電流回路Icと、コンデンサC164と、コンパレータCP164と、を有する所謂ランプカウンターである。電源電圧Vccとグランド電位との間には、定電流回路IcとコンデンサC164が直列に接続され、その接続点はコンパレータCP164の非反転入力端子(+)に接続される。コンパレータCP164の反転入力端子(−)には、フィルタ出力電圧V1が印加される。コンパレータCP164の出力がオン時間タイマー164の出力となる。
オン時間タイマー164がリセットされると、コンデンサC164に蓄えられた電荷が放電される。そして、定電流回路Icによって一定に制御される電流によってコンデンサC164は充電される。コンデンサC164の充電によってコンパレータCP164の非反転入力端子における電圧が、基準電圧としてのフィルタ出力電圧V1に到達するまでの時間tは下記(3)式で表される。
t=C×V1/I (3)
但し、C:コンデンサC164の容量、I:定電流値
リセット時はコンパレータCP164の出力はLowであるが、上記時間tが経過してコンパレータCP164の非反転入力端子における電圧が、フィルタ出力電圧V1に到達すると、コンパレータC164の出力はHighとなる。
なお、最小オン時間タイマー163は、図5に示す構成と同様なランプカウンターによって構成することができる。このとき、コンパレータの基準電圧、定電流回路の定電流値、コンデンサの容量は、上記時間tが所定の最小オン時間となるよう適宜設定される。
最小オン時間タイマー163の出力とオン時間タイマー164の出力は、AND回路145に入力される。AND回路145により、最小オン時間タイマー163とオン時間タイマー165の各出力がともにHighとなったときに、AND回路145の出力はHighとなる。すなわち、最小オン時間タイマー163により計測される所定の最小オン時間と、オン時間タイマー164により計測されるオン時間のうち長い方が計測されたタイミングでAND回路145の出力がHighとなる。従って、オン時間が所定の最小オン時間より短い場合には、所定の最小オン時間に制限されることとなる。AND回路145は、オフタイミング決定部に相当する。
AND回路145の出力は、第1ラッチ回路141のリセット端子に入力されると共に、OR回路146に入力される。OR回路146には、OCP部19の出力も入力される。OR回路146の出力は、第2ラッチ回路142に入力される。過電流が検出されない通常時は、OCP部19の出力はLowとなるので、AND回路145の出力がHighとなったタイミングで、第1ラッチ回路141と第2ラッチ回路142がともにリセットされる。OR回路146と第2ラッチ回路142からオフ制御部が構成される。
これにより、第1PWM信号pwm1と第2PWM信号pwm2ともにLowレベルに切替わり、第2PWM信号pwm2によってスイッチング素子M1はオフとされ、オン時間が規定される。
第1PWM信号pwm1がLowレベルとなると、最小オフ時間タイマー161と1/2オン時間タイマー162がともにリセットされる。最小オフ時間タイマー161は、リセットされると所定の最小オフ時間(固定値)の計測を開始する。スイッチング素子M1がオフのときに差分回路11によってREF端子電圧VTrefをそのまま出力したり、出力を保持するが、スイッチング素子M1をオフした直後にスイッチング電圧Vswにリンギングが生じるため、リンギングが安定するまでの時間を確保する必要があり、上記の所定の最小オフ時間を定めている。
最小オフ時間タイマーは、図5に示す構成と同様なランプカウンターによって構成することができる。このとき、コンパレータの基準電圧、定電流回路の定電流値、コンデンサの容量は、上記時間tが所定の最小オフ時間となるよう適宜設定される。
また、1/2オン時間タイマー162は、リセットされると、オン時間の50%の時間の計測を開始する。ここで、スイッチング素子M1がオンであるときに1次巻線L1に流れる1次側電流Ipが上昇し、スイッチング素子M1がオフとされると、2次巻線L2に流れる2次側電流Isには、1次側電流のピーク値に巻数比を乗じて得られるピーク値が生じる。そして、時間の経過とともに徐々に2次側電流は減少する。図6は、スイッチング素子M1をオフとしたときの2次側電流Isの減少の様子を示す一例の図である。図6のように、2次側電流Isは、オフとした時点でのピーク値Ispkから徐々に減少して、放電時間toff2が経過したときにゼロとなる。放電時間toff2の50%(1/2toff2)の時間までの放電では、平均的な放電量(面積S1)に対して面積S2の放電量だけ放電量が多くなるので、効率的な放電が可能となる。逆に、放電時間toff2の50%を超えると、効率が悪化してしまう。
従って、放電時間(すなわちオフ時間)を放電時間toff2の50%まで延長できればよいことになるが、実際の放電時間toff2はトランスTr1および負荷状況に依存するので推測することが困難である。よって、本実施形態では、放電時間toff2の50%に類似する目安として、オン時間の50%までオフ時間を延長することとしている。
具体的には、図4に示すフィルタ17の構成において、フィルタ出力電圧V1を抵抗値の等しい抵抗R171、R172によって分圧して第2出力端子T173からフィルタ出力電圧V2として出力する。これにより、フィルタ出力電圧V2は、フィルタ出力電圧V1の50%となる。そして、図5に示すランプカウンターの構成と同様に1/2オン時間タイマー162を構成し、コンパレータの基準電圧としてフィルタ出力電圧V2を印加させる。これにより、1/2オン時間タイマー162は、リセットされて出力がLowとなってからオン時間の50%を計測した時点で出力をHighとする。
AND回路144には、最小オフ時間タイマー161と1/2オン時間タイマー162の各出力が入力される。AND回路144の出力は、最小オフ時間タイマー161と1/2オン時間タイマー162の各出力がともにHighとなったときにHighとされる。すなわち、所定の最小オフ時間と、オン時間の50%のうち長い方が最小オフ時間として選択されて設定されることになる。AND回路144は、最小オフ時間設定部に相当する。
そして、AND回路143には、FETオントリガー信号Tgonと、AND回路144の出力が入力される。これにより、FETオントリガー信号Tgonと、AND回路144の出力がともにHighとなったときに、AND回路143の出力がHighとされる。すなわち、FETオントリガー信号TgonがHighとなるタイミングが上記設定された最小オフ時間経過後であれば、そのタイミングが選択され、上記設定された最小オフ時間の経過したタイミングがFETオントリガー信号TgonがHighとなるタイミングより後であれば、最小オフ時間の経過したタイミングが選択される。つまり、オフ時間は最小オフ時間より短くならないよう制限される。AND回路143は、オンタイミング決定部に相当する。
AND回路143の出力は、第1ラッチ回路141と第2ラッチ回路142の各セット端子に入力される。よって、AND回路143の出力がHighとされたタイミングで、第1ラッチ回路141と第2ラッチ回路142はともにセットされ、第1PWM信号pwm1と第2PWM信号pwm2はともにHighに切替わる。これにより、スイッチング素子M1はオンとなり、オフ時間が規定される。
負荷変動によって出力電圧Voutが低下した場合、上記設定された最小オフ時間をオフ時間とするようにスイッチング素子M1がオンとされる。このとき、第1PWM信号pwm1のオンデューティは大きくなり、フィルタ出力電圧V1によって設定されるオン時間が長くなる。このように、第1PWM信号pwm1のオンデューティの情報を用いてオン時間を設定する適応的なオン時間制御を行うことにより、負荷変動に対する応答特性を改善することができる。
ここで、図7は、負荷変動により出力電圧Voutが低下した過渡応答時の各PWM信号および各タイマー出力の一例を示すタイミングチャートである。なお、図7には、その他にも、AND回路145、144の各出力、およびFETオントリガー信号Tgonも示す。タイミングt1にて、第1PWM信号pwm1と第2PWM信号pwm2がともにHighとされ、スイッチング素子M1がオンとされる。すると、最小オン時間タイマー163とオン時間タイマー164がともにリセットされ、各タイマーの出力はLowとなる。
そして、最小オン時間タイマー163によって所定の最小オン時間が計測されると、最小オン時間タイマー163の出力がHighとされる(タイミングt2)。その後、オン時間タイマー164によってオン時間が計測されると、オン時間タイマー164の出力がHighとされる(タイミング3)。このタイミングで、AND回路145の出力がHighとなるので、第1ラッチ回路141と第2ラッチ回路142ともにリセットされ、第1PWM信号pwm1と第2PWM信号pwm2がともにLowとされ、スイッチング素子M1はオフとされる。
このとき、最小オフ時間タイマー161と1/2オン時間タイマー162はともにリセットされ、各タイマーの出力がLowとなる。その後、最小オフ時間タイマー161によって所定の最小オフ時間が計測されると、最小オフ時間タイマー161の出力がHighとされる(タイミングt4)。その後、1/2オン時間タイマー162によってオン時間の50%の時間が計測されると、1/2オン時間タイマー162の出力がHighとされる(タイミングt5)。ここで、FETオントリガー信号TgonがHighとなったタイミングはタイミングt5より前であるので、タイミングt5にてAND回路143の出力はHighとなる。これにより、第1ラッチ回路141と第2ラッチ回路142はともにセットされ、第1PWM信号pwm1と第2PWM信号pwm2がともにHighとされ、スイッチング素子M1はオンとされる。
このように、所定の最小オフ時間よりも長いオン時間の50%の時間を最小オフ時間として設定するので、所定の最小オフ時間をオフ時間とする場合よりも放電時間を確保することができ、過渡応答を高速化することができる。なお、上記50%という所定割合は一例であって、例えば20%〜80%の割合に設定すれば、一定の効果が奏される。
また、ここで、仮に最小オフ時間タイマーのみを用いて最小オフ時間を設定する実施形態との比較を図8Aおよび図8Bを用いて説明する。図8Aは、最小オフ時間タイマーのみを用いる比較のための実施形態における各波形例を示すタイミングチャートである。図8Aにおいて、上段から、PWM信号、最小オフ時間タイマーの出力、1次側電流Ip、2次側電流Isの各波形例を示す。
図8Aでは、PWM信号がHighとなってスイッチング素子がオンとなるタイミングt11以降、負荷変動により出力電圧Voutが低下した場合を示す。スイッチング素子がオンの間、1次側電流Ipは増加する。PWM信号がLowとなってスイッチング素子がオフとなるタイミングt12にて、最小オフ時間タイマーがリセットされて所定の最小オフ時間を計測開始する。タイミングt12において、1次側電流Ipはゼロとなり、2次側電流Isが1側電流Ipのピーク値に応じて発生し、以降減少する。
タイミングt13にて最小オフ時間を計測完了し、最小オフ時間タイマーの出力がHighとなる。ここで、出力電圧Voutの低下によってFETオントリガー信号Tgonは、タイミングt13より前にHighとなっているので、タイミングt13においてPWM信号はHighとされ、スイッチング素子はオンとなる。ここで、2次側電流Isはゼロとなり、1次側電流Ipは、2次側電流Isの値に応じて発生し、以降増加する。そして、タイミングt14において、PWM信号はLowとされ、スイッチング素子はオフとなる。このとき、1次側電流Ipはゼロとなる。
図8Bは、比較例に係る図8Aと対応する本実施形態におけるタイミングチャートである。図8Bにおいて、上段から、第1PWM信号pwm1(および第2PWM信号pwm2)、最小オフ時間タイマー161の出力、1/2オン時間タイマー162の出力、1次側電流Ip、2次側電流Isの各波形例を示す。
図8Bにおいて、第1PWM信号pwm1がLowとされてスイッチング素子M1がオフとなるタイミングt12’において、最小オフ時間タイマー161と1/2オン時間タイマー162がともにリセットされ、各タイマーは時間計測を開始する。ここで、1次側電流Ipはゼロとなり、2次側電流Isが発生して以降減少する。図8Bにおいては、最小オフ時間タイマー161が所定の最小オフ時間を計測完了するタイミングt13’よりも後に、1/2オン時間タイマー162がオン時間の50%をタイミングt14’において計測完了する。ここで、出力電圧Voutの低下によってFETオントリガー信号Tgonは、タイミングt14’より前にHighとなっているので、タイミングt14’において第1PWM信号pwm1はHighとされ、スイッチング素子M1はオンとなる。ここで、2次側電流Isはゼロとなり、1次側電流Ipは、2次側電流Isの値に応じて発生し、以降増加する。そして、タイミングt15’において、第1PWM信号pwm1はLowとされ、スイッチング素子M1はオフとなる。このとき、1次側電流Ipはゼロとなる。
図8Bでは、図8Aに比べて、所定の最小オフ時間よりも長いオン時間の50%を計測したタイミングでオフ時間が規定されるので、2次側の放電時間を確保することで2次側電流Isをより低い値まで減少させる。これにより、スイッチング素子M1がオンとなったときに生じる1次側電流Ipの値を低くできるので、図8Aにおける1次側電流のピーク値Ippk1からピーク値Ippk2への上昇変化量に比して、図8Bにおける1次側電流のピーク値Ippk1’からピーク値Ippk2’への上昇変化量を抑えることができる。
また、図8Bでは、図8Aに比して、スイッチング周期(スイッチング周波数)の変動を抑制できることが分かる。
なお、所定の最小オフ時間と比較する時間は、オン時間の固定値である所定割合(例えば50%)の時間に限らず、負荷状況に応じて上記所定割合を可変に制御してもよい。
<過電流保護時の動作について>
次に、本実施形態に係る絶縁型スイッチング電源装置10における過電流保護時の動作について図9Aおよび図9Bを用いて説明する。
図9Aは、本実施形態と比較するための比較例に係る絶縁型スイッチング電源装置における過電流保護時の動作の一例を示すタイミングチャートである。図9Aでは、PWM信号がHighとなってスイッチング素子がオンとなるタイミングt21において、1次側電流Ipが流れ始めて以降上昇する。そして、1次側電流Ipに過電流が生じ、1次側電流Ipが所定のOCPレベルに達したことを検知されたタイミングt22において、PWM信号はLowとされ、スイッチング素子はオフとなる。このとき、1次側電流Ipはゼロとなり、2次側電流Isが発生して以降減少する。
タイミングt22において最小オフ時間タイマーはリセットされ、所定の最小オフ時間を計測開始する。そして、タイミングt23において最小オフ時間が計測完了されると、PWM信号はHighとされ、スイッチング素子はオンとなる。このとき、2次側電流Isはゼロとなり、1次側電流Ipが流れ始めて以降上昇する。そして、1次側電流IpがOCPレベルに達したことが検知されるタイミングt24において、PWM信号はLowとされ、スイッチング素子はオフとなる。このとき、1次側電流Ipはゼロとなり、2次側電流Isが流れ始める。
これに対して、本実施形態においては過電流保護時の動作の一例として、図9Bに示すタイミングチャートとなる。ここで、図2に示すようにOCP部19は、1次側電流Ipの電流値にスイッチング素子M1のオン抵抗値を乗じて得られる電圧値であるスイッチング電圧Vswが所定のリファレンス電圧に達したことを検知することにより、過電流を検知する。
図9Bでは、第1PWM信号pwm1および第2PWM信号pwm2がHighとなってスイッチング素子がオンとなるタイミングt21’において、1次側電流Ipが流れ始めて以降増加する。そして、OCP部19によって1次側電流Ipの過電流がタイミングt22’において検知されると、OCP部19はHighの出力信号をOR回路146(図3)に出力する。これにより、OR回路146の出力がHighとなり、第2ラッチ回路142はリセットされ、第2PWM信号pwm2はLowとされ、スイッチング素子M1はオフとなる。このとき、1次側電流Ipはゼロとなり、2次側電流Isが流れ始めて以降減少する。
しかしながら、タイミングt22’において、AND回路145の出力はLowであり、1次側電流IpがOCPレベルに達したため第2PWM信号pwm2はLowとなるが、第1ラッチ回路141はリセットされず、第1PWM信号pwm1はHighを維持する。その後、AND回路145の出力がHighとなるタイミングt23’において、第1ラッチ回路141がリセットされ、第1PWM信号pwm1はLowとなる。このとき、最小オフ時間タイマー161と1/2オン時間タイマー162はともにリセットされ、時間計測を開始する。
そして、最小オフ時間タイマー161が所定の最小オフ時間を計測完了するタイミングt24’よりも後に、タイミングt25’において1/2オン時間タイマー162はオン時間の50%の時間を計測完了する。またこのとき、過電流状態により出力電圧Voutが低いので、FETオントリガー信号Tgonは既にHighとなっている。従って、タイミング25’において、第1ラッチ回路141と第2ラッチ回路142ともにセットされ、第1PWM信号pwm1と第2PWM信号pwm2ともにHighとされる。これにより、スイッチング素子M1はオンとなる。このとき、2次側電流Isはゼロとなり、1次側電流Ipは流れ始めて以降増加する。
そして、1次側電流IpがOCPレベルに達したことがOCP部19により検知されるタイミングt26’において、第2PWM信号pwm2がLowとされ、スイッチング素子M1はオフとなる。このとき、1次側電流Ipはゼロとなり、2次側電流Isが流れ始めて以降減少する。
このように本実施形態においては、過電流を検知したタイミングt22’でスイッチング素子M1はオフとするが、その後のタイミングt23’にて遅れて第1PWM信号pwm1をLowとして最小オフ時間タイマー161と1/2オン時間タイマー162をリセットするので、タイミングt22’〜t23’の期間T1だけ2次側での放電時間が延びる。更に、本実施形態では、1/2オン時間タイマー162によって所定の最小オフ時間よりも長い期間T2を計測することでオフ期間を規定するので、より放電時間が延びる。
これにより、比較例に係る図9Aで示す1次側電流Ipの流れ始めの値の上昇変化量ΔIpよりも、本実施形態に係る図9Bで示す1次側電流Ipの流れ始めの値の上昇変化量ΔIp’を抑えることができる。図9Aでは、上昇変化量ΔIpが大きくなり、1次側電流IpがOCPレベルにすぐに達してしまうので(タイミングt24)、1次側における充電時間が短くなり、出力電圧の上昇が遅くなる。これに対して、図9Bでは、上昇変化量ΔIp’を抑えることにより、1次側電流IpがOCPレベルに達するまでの時間(タイミングt25’〜t26’)を長くすることで、1次側における充電時間を確保して、出力電圧Voutの上昇を速めることができる。
<差分回路の出力タイミング制御について>
次に、本実施形態に係る絶縁型スイッチング電源装置10における差分回路11の出力タイミング制御について説明する。先述したように、差分回路11は、スイッチング素子M1がオフのときにREF端子電圧VTrefをそのまま出力したり、出力を保持する。差分回路11による出力タイミングを制御する構成について図10に示す。図10に示すタイマー部16は、タイミング制御部に相当する。
図10に示すタイマー部16は、最小オフ時間タイマー1611、1/2オン時間タイマー1621、インバータ166、AND回路167、マスク期間タイマー168、およびラッチ回路169を有している。なお、図10に示すタイマー部16は、先述した図3に示すタイマー部16と同一のものであり、すなわち、図3のタイマー部16では、図10に示す構成を省略しているが、実際にはその構成を更に有している。
最小オフ時間タイマー1611は、最小オフ時間タイマー161が計測する所定の最小オフ時間の95%の時間を計測する。1/2オン時間タイマー1621は、図5に示すランプカウンターと同様に構成し、コンパレータの基準電圧としてフィルタ17が出力する出力電圧V3を印加させる。出力電圧V3は、先述した出力電圧V2(図4)の95%の電圧である。これにより、1/2オン時間タイマー1621は、オン時間の50%の更に95%の時間を計測する。なお、最小オフ時間タイマー1611および1/2オン時間タイマー1621についての95%という割合は一例であって、100%より小さい割合であれば他の割合を用いてもよい(例えば70%以上の割合)。
インバータ166には、第1ラッチ回路141が出力する第1PWM信号pwm1が入力される。最小オフ時間タイマー1611、1/2オン時間タイマー1621、およびインバータ166の各出力は、AND回路167に入力される。AND回路167の出力は、ラッチ回路169のリセット端子に入力される。
マスク期間タイマー168は、所定のマスク期間(例えば240nsec)を計測する。マスク期間タイマー168の出力は、ラッチ回路169のセット端子に入力される。ラッチ回路169の出力はスイッチタイミング信号SWTとしてサンプルホールド回路12に入力される。
このような構成の動作について説明すると、第1PWM信号pwm1(および第2PWM信号pwm2)がLowとなり、スイッチング素子M1がオフとなると、マスク期間タイマー168はリセットされて時間計測を開始して出力がLowとなり、インバータ166の出力はHighとなる。このとき、最小オフ時間タイマー1611と1/2オン時間タイマー1621ともにリセットされ、時間計測を開始し、各タイマーの出力はLowとなる。なお、各時間計測が完了すると、各タイマーの出力はHighとなる。
マスク期間タイマー168は、所定のマスク期間を計測すると、出力をHighとする。すると、ラッチ回路169はセットされ、スイッチタイミング信号SWTをHighとする。これにより、差分回路11に含まれるスイッチ(不図示)はオンとなり、差分回路11はREF端子電圧VTrefをそのまま出力VTref2として出力する動作を開始する。
その後、最小オフ時間タイマー1611によって所定の最小オフ時間の95%が計測されるタイミングと、1/2オン時間タイマー1621によってオン時間の50%の更に95%が計測されるタイミングのうち、遅い方のタイミングにてAND回路167はHighとなる。すると、ラッチ回路169はリセットされ、スイッチタイミング信号SWTをLowとする。これにより、差分回路11に含まれるスイッチはオフとされ、差分回路11はオンからオフへの切替タイミングにおける出力VTref2を保持する。
ここで、スイッチング素子M1をオフとしたときのスイッチング電圧Vswの波形例を図11に示す。図11に示すように、スイッチング素子M1をオフとした直後は、トランスTr1の1次巻線L1が有する漏れインダクタンスを起因として、スイッチング電圧Vswにリンギングが生じる。そこで、マスク期間タイマー168によってマスク期間Tmskだけマスキングすることにより、リンギングが生じる期間はREF端子電圧VTrefをそのまま出力する動作を行わないようにしている。
マスク期間Tmskが経過するとREF端子電圧VTrefをそのまま出力する動作が開始される。その後、所定の最小オフ時間の95%の時間Tmin_offと、オン時間の50%の更に95%の時間T1/2onのうち、長い方が経過したときに、出力の保持が行われる(図11の例ではT1/2onの方が長い)。Tmin_offの方が長い場合は、所定の最小オフ時間が経過するタイミング以降においてスイッチング素子M1はオンとされ、T1/2onの方が長い場合は、オン時間の50%が経過するタイミング以降においてスイッチング素子M1はオンとされる。従って、出力の保持が行われるタイミングは、スイッチング素子M1がオンとなるタイミングよりも前であるので、2次側電流Isが流れているときに出力の保持を行うことができる。すなわち、スイッチング素子M1がオンとなるタイミングと出力を保持するタイミングが重なって、出力に異常が生じることを抑制できる。
また、REF端子電圧VTrefはフライバック電圧VORを帰還した信号であり、フライバック電圧VORは上記(1)式で表される。(1)式のうちダイオードD2の順方向電圧Vf分が誤差分となるので、2次側電流Isがゼロに近づくほど、Vfが小さくなり、誤差は小さくなる。すなわち、時間的に後になるほど出力を保持するタイミングとしては適切なものとなる。T1/2onがTmin_offよりも長い場合は、出力を保持するタイミングを時間的により後とすることができる。
<スイッチング素子に関する変形例>
次に、以上説明した本実施形態に係る絶縁型スイッチング電源装置の変形例について述べる。変形例に係る絶縁型スイッチング電源装置10’の構成を図12に示す。図12に示す絶縁型スイッチング電源装置10’は、電源制御IC1’を備えている。
電源制御IC1’は、主スイッチング素子M11と、副スイッチング素子M12と、抵抗R12と、コンパレータCPと、を有する構成としている。なお、電源制御IC1’において、図12で示す構成以外の構成部については先述した実施形態(図2)と同様である。
NチャネルMOSFETで構成される主スイッチング素子M11は、スイッチング駆動されることで、絶縁型スイッチング電源装置10’による出力電圧Voutの生成に寄与するスイッチング素子である。主スイッチング素子M11のドレイン(電流流入端)は、スイッチング出力端子T3に接続され、ソース(電流流出端)はグランド端子T41に接続される。
副スイッチング素子M12は、NチャネルMOSFETで構成される。副スイッチング素子M12のドレイン(電流流入端)は、抵抗R12を介して、主スイッチング素子M11のドレインとスイッチング出力端子T3との接続点に接続される。副スイッチング素子M12のソース(電流流出端)は、グランド端子T42に接続される。
主スイッチング素子M11のゲート(制御端)には、不図示のドライバの出力端が接続される。コンパレータCPの非反転入力端子(+)には、スイッチング素子M11のゲートが接続される。コンパレータCPの反転入力端子(−)には、所定の閾値電圧Vth1が基準電圧として印加される。コンパレータCPの出力端は、副スイッチング素子M12のゲート(制御端)に接続される。コンパレータCPは、電圧印加部に相当する。
ここで、主スイッチング素子M11と副スイッチング素子M12を用いた構成の動作を図13を参照して説明する。図13は、主スイッチング素子M11をオフさせるときの各波形の一例を示すタイミングチャートである。図13において、上段から、主スイッチング素子M11のゲート電圧Vg11、副スイッチング素子M12のゲート電圧Vg12、主スイッチング素子M11を流れる電流(ドレイン電流)I11、2次側電流Is、スイッチング電圧Vsw、および副スイッチング素子M12を流れる電流(ドレイン電流)I12を示す。
主スイッチング素子M11がオン(副スイッチング素子M12はオフ)のときにタイミングt31で、不図示のドライバによって主スイッチング素子M11をオフとすべく主スイッチング素子M11のゲート容量からの電荷の引抜きが開始される。すると、主スイッチング素子M11のゲート電圧Vg11は減少する。そして、ゲート電圧Vg11がミラー電圧Vmに達してから、ミラー電圧Vmより低下するタイミングt32において、電流I11は減少を開始し、スイッチング電圧Vswは立ち上がりを開始する。そして、ゲート電圧Vg11が閾値電圧Vth1に達すると、コンパレータCPの出力はLowとなる(タイミングt33)。これにより、副スイッチング素子M12のゲート容量からの電荷の引抜きが開始され、ゲート電圧Vg12は減少を開始する。そして、ゲート電圧Vg11が主スイッチング素子M11の閾値電圧Vth11に達すると、電流I11はゼロとなる(タイミングt34)。
タイミングt32から、ゲート電圧Vg12が副スイッチング素子Vg12の閾値電圧Vth12に達するタイミングt35までの期間で、オンである副スイッチング素子M12を電流I12が流れる。タイミングt35で、副スイッチング素子M12はオフとなり、電流I12は流れなくなる。従って、タイミングt32から主スイッチング素子M11の電流I11がゼロとなるタイミングt34までの期間は、主スイッチング素子M11、副スイッチング素子M12ともにオンである。そして、タイミングt34からタイミングt35までの期間は、主スイッチング素子M11はオフで、副スイッチング素子M12はオンである。そして、タイミングt35以降に、主スイッチング素子M11、副スイッチング素子M12ともにオフとなる。
ここで、トランスTr1の1次巻線L1は漏れインダクタンスを有しており、スイッチング素子がオンのときにこの漏れインダクタンスにも電流が流れてエネルギーが蓄積されるが、他の巻線と結合していないため電力移行がされない。これにより、仮に副スイッチング素子M12を設けない場合、主スイッチング素子M11をオフとしたときにスイッチング電圧Vswにリンギングが大きく、且つ長い期間生じる。
そこで、本実施形態では、副スイッチング素子M12を設けて、主スイッチング素子M11をオフさせるときに副スイッチング素子M12に電流I12を流すことで、スイッチング電圧Vswに生じるリンギングを抑えることができる。図12には、副スイッチング素子M12を仮に設けない場合にスイッチング電圧Vswに生じるリンギング(破線)のピーク値を、本実施形態では実線で示すスイッチング電圧Vswのピーク値まで低下させることができることを示している。
従来、リンギングを抑えるためにスナバ回路を用いることがあったが、スナバ回路はユーザにとって設計が困難な回路であり、設計に失敗するとスイッチング素子が破壊される虞があった。本実施形態により、このようなスナバ回路を用いずともリンギングを抑えることが可能となる。
上述のように、コンパレータCPの閾値電圧Vth1は、主スイッチング素子M11のミラー電圧Vmと、主スイッチング素子M11自身の閾値電圧Vth11との間に設定しており、その理由を説明する。まず、主スイッチング素子M11に流れる電流I11は、ゲート電圧Vg11がミラー電圧Vmより低下するときから減少し、ゲート電圧Vg11が閾値電圧Vth11に達するときにゼロとなる。閾値電圧Vth1がミラー電圧Vm以上に設定された場合、ゲート電圧Vg11が閾値電圧Vth1〜ミラー電圧Vmとなる期間では、副スイッチング素子M12にはほぼ電流が流れないため、その期間は機能しないことになる。一方、閾値電圧Vth1が閾値電圧Vth11以下に設定された場合は、ゲート電圧Vg12が閾値電圧Vth12に達するタイミングが遅れてしまい、副スイッチング素子M12に電流I12が過剰に流れてしまう。従って、閾値電圧Vth1は、ミラー電圧Vmより低く、さらには、ミラー電圧Vmと閾値電圧Vth11との間に設定することが好ましい。
また、抵抗R12を設けているのは、電流I12を制限するためである。主スイッチング素子M11がオンのときに副スイッチング素子M12がオンとなる期間(タイミングt32〜t34)があるが、この期間において、スイッチング出力端子T3からグランド端子T41、T42の間に流れる電流としては、抵抗の低い主スイッチング素子M11側に電流が流れ、副スイッチング素子M12には抵抗R12によって電流はほぼ流れない。電流I12を仮に流し過ぎると、主スイッチング素子M11をオフとしたときにスイッチング電圧Vswの立ち上がりの電圧が異常に低くなってしまうからである。
また、本実施形態において、主スイッチング素子M11と副スイッチング素子M12は、同じ工程で製造されることが好ましく、主スイッチング素子M11は副スイッチング素子M12よりサイズが大きい(例えば1000:1)。同じ工程で製造されるため、主スイッチング素子M11と副スイッチング素子M12は同じバラツキとなり、同じ特性を有する。従って、ゲート電圧の降下開始からゼロとなるまで(或いはスイッチング素子の閾値電圧に達するまで)の時間は、主スイッチング素子M11と副スイッチング素子M12でほぼ同じであり、主スイッチング素子M11の電流I11がゼロとなるとき、副スイッチング素子M12がオンしていることが保証される。また、主スイッチング素子M11のサイズが大きいと、定常のオン状態で流れる電流が大きく、共振現象を生じさせる寄生キャパシタの容量も大きくなり、副スイッチング素子M12によってリンギングを抑制する効果は大きくなる。
なお、上記のようにコンパレータCPを用いる構成の代わりに、主スイッチング素子M11のゲートに印加させる電圧を遅延させて副スイッチング素子M12のゲートに印加させるフィルタ等の遅延回路を用いた構成としてもよい。例えば、主スイッチング素子M11の電流I11がゼロとなる前に遅延時間が経過し、主スイッチング素子M11の電流がゼロのときに副スイッチング素子M12がオンを保持するようにすれば、リンギングを抑制することができる。
<その他>
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変形が可能である。
例えば、スイッチング素子は、電源制御ICが備えるのではなく、その外部に設けられるようにしてもよい。
また、本発明に係る絶縁型スイッチング電源装置は、例えば、ソーラーインバータ、FAインバータ、蓄電システム等の産業機器インバータなどに用いることが好適である。