JP7028634B2 - Ｄｃ／ｄｃコンバータの制御回路、制御方法、電源管理回路および電子機器 - Google Patents

Description

本発明は、ＤＣ／ＤＣコンバータに関する。

ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータは、電子機器、産業機械、自動車などさまざまな用途で欠かせない。図１は、降圧（Ｂｕｃｋ）ＤＣ／ＤＣコンバータの回路図である。ＤＣ／ＤＣコンバータ１００Ｒは、入力端子１０２に直流入力電圧Ｖ_ＩＮを受け、出力端子１０４に接続される負荷（不図示）に、降圧された出力電圧Ｖ_ＯＵＴを供給する。

ＤＣ／ＤＣコンバータ１００Ｒは、制御回路２００Ｒと、いくつかの周辺回路部品を備える。図１のＤＣ／ＤＣコンバータは同期整流型であり、その出力回路１１０は、スイッチングトランジスタＭ_１、同期整流トランジスタＭ_２、インダクタＬ_１、出力キャパシタＣ_１を含む。出力キャパシタＣ１は出力端子１０４と接続される。インダクタＬ_１の一端は、制御回路２００Ｒのスイッチング（ＬＸ）端子と接続され、その他端は出力端子１０４と接続される。同期整流トランジスタＭ_２の一端は接地され、その他端はＬＸ端子と接続される。

出力電圧Ｖ_ＯＵＴは、抵抗Ｒ_１１，Ｒ_１２によって分圧される。分圧された出力電圧Ｖ_ＯＵＴに応じたフィードバック信号Ｖ_ＦＢが、制御回路２００Ｒのフィードバック（ＦＢ）端子に入力される。パルス変調器２１０は、フィードバック信号Ｖ_ＦＢが所定の目標電圧Ｖ_ＲＥＦに近づくように、その出力である制御パルスＳ_Ｐを変調する。

ドライバ２２０は、制御パルスＳ_Ｐに応じて、スイッチングトランジスタ（ハイサイドトランジスタ）Ｍ_Ｈと同期整流トランジスタ（ローサイドトランジスタ）Ｍ_Ｌをスイッチングする。たとえば制御パルスＳ_ＰがハイのときスイッチングトランジスタＭ_１をオン、同期整流トランジスタＭ_２をオフし、制御パルスＳ_ＰがローのときスイッチングトランジスタＭ_１をオフ、同期整流トランジスタＭ_２をオンする。出力電圧Ｖ_ＯＵＴは、Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（１＋Ｒ_１１／Ｒ_１２）で与えられる目標電圧レベルに安定化される。

出力電圧Ｖ_ＯＵＴの目標電圧レベルを動的に変化させるアプリケーションが存在する。一例として、複数のＤＣ／ＤＣコンバータを制御するＰＭＩＣ（電源管理ＩＣ）は、複数のＤＣ／ＤＣコンバータを所定のシーケンスにしたがって起動あるいは停止させる機能を有し、あるチャンネルのＤＣ／ＤＣコンバータを停止させる際に、出力電圧Ｖ_ＯＵＴを所定の傾きで低下させる場合がある。本明細書においてランプダウンという。

通常の動作状態では、インダクタＬ_１にはＬＸピンから出力端子１０４に向かう方向（図中、右向き）にコイル電流が流れる。したがってこの方向のコイル電流Ｉ_Ｌを正ととる。

ランプダウン中は、出力キャパシタＣ_１の電荷を放電する必要があり、インダクタＬ_１に流れるコイル電流Ｉ_Ｌが通常の動作状態とは逆向き（図中、左向き）、すなわち負となる。負のコイル電流（逆電流）Ｉ_ＬはスイッチングトランジスタＭ_１がオンの期間は、ＬＸピンからＶＩＮピンに向かって流れ、同期整流トランジスタＭ_２がオンの期間は、ＬＸピンからＰＧＮＤピンに向かって流れる。

同期整流トランジスタＭ_２に流れる逆電流が大きくなりすぎると、発熱などの問題が生ずる。また、インダクタＬ_１に大きな逆電流が流れている状態で、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２がスイッチングすると、ＬＸピンやその他の電圧に大きな電圧振動が誘起され、望ましくない。そこで逆電流を許容するアプリケーションに使用される制御回路２００Ｒには、ＮＣＰ（Negative Current Protection）機能が実装される。ＮＣＰ機能は、負電流検出回路２３０とドライバ２２０の協調動作によって実現される。

図２は、ＮＣＰ保護の動作を説明する図である。制御パルスＳ_Ｐがローのとき、同期整流トランジスタＭ_２はオンであり、ＬＸピンの電圧Ｖ_ＬＸは実質的に０Ｖとなり、インダクタＬ_１の両端間電圧は、－Ｖ_ＯＵＴ（＜０Ｖ）となる。このとき、コイル電流Ｉ_Ｌは、Ｉ_Ｌ（ｔ）＝－Ｌ^－１∫Ｖ_ＯＵＴｄｔにしたがって変化し、したがって逆電流が増大していく。

負電流検出回路２３０は、同期整流トランジスタＭ_２がオンときにそれに流れる電流Ｉ_Ｍ２を監視する。そして時刻ｔ_１に電流Ｉ_Ｍ２が所定のしきい値Ｉ_ＮＣＰに達すると、所定の保護期間τ_ＮＣＰの間、ＮＣＰ信号をアサート（たとえばハイ）する。ドライバ２２０は、ＮＣＰ信号がアサートされる保護期間τ_ＮＣＰの間、制御パルスＳ_Ｐのレベルにかかわらず、スイッチングトランジスタＭ_１をオン、同期整流トランジスタＭ_２を強制的にオフに切り替える。

保護期間τ_ＮＣＰの間、ＬＸピンの電圧Ｖ_ＬＸはＶ_ＩＮとなり、インダクタＬ_１の両端間電圧は、Ｖ_ＩＮ－Ｖ_ＯＵＴ（＞０Ｖ）となる。このときコイル電流Ｉ_Ｌは、Ｉ_Ｌ（ｔ）＝Ｌ^－１∫（Ｖ_ＩＮ－Ｖ_ＯＵＴ）ｄｔにしたがって変化し、したがって逆電流が減少していく。

続いて時刻ｔ_２に、ＮＣＰ信号がネゲート（たとえばロー）されると、再び、同期整流トランジスタＭ_２がオン、スイッチングトランジスタＭ_１がオフとなる。時刻ｔ_３に制御パルスＳ_１がハイに遷移すると、スイッチングトランジスタＭ_１がオン、同期整流トランジスタＭ_２がオフとなる。

以上が負電流検出回路の基本動作である。

特開２００７－１２４７４９号公報

本発明者らは、負電流検出回路について検討した結果、以下の問題を認識するに至った。なおこの問題を当業者の一般的な認識として把握してはならない。

負電流検出回路による保護動作と、パルス変調器２１０による制御パルスＳ_Ｐの生成動作は独立している。図３は、負電流検出回路が引き起こす問題を説明する波形図である。ＮＣＰ信号がネゲートされるタイミング（保護期間τ_ＮＣＰの終了時刻、図２、図３の時刻ｔ_２）に対して、制御パルスＳ_Ｐのハイへの遷移（図２、図３の時刻ｔ_３）は非同期で発生する。図３に示すように、保護期間τ_ＮＣＰの終了直後に、制御パルスＳ_Ｐがハイに遷移すると、ＶＩＮピンあるいはＰＧＮＤピンに非常に大きな振幅の電圧振動が誘起される。その結果、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２に過電圧が印加されることとなり、回路の信頼性が低下する。

ＶＩＮピンやＰＧＮＤピンに誘起される電圧振動のメカニズムを説明する。図４（ａ）～（ｄ）は、ＮＣＰに関連する４つの状態φ_１～φ_４を示す回路図である。図中、Ｌ_Ｐ１、Ｌ_Ｐ２は、スイッチングトランジスタＭ_１、同期整流トランジスタＭ_２それぞれのソースに結合する寄生インダクタンスを示している。Ｌ_Ｐ１には、スイッチングトランジスタＭ_１のソースとＶＩＮピンの間のボンディングワイヤや配線の寄生インダクタンスの他、ＬＸピンと外部の電源との間の配線のインダクタンス成分が含まれる。またＬ_Ｐ２には、同期整流トランジスタＭ_２のソースとＰＧＮＤピンの間のボンディングワイヤや配線の寄生インダクタンスの他、ＰＧＮＤピンと外部の接地プレーンとの間の配線のインダクタンス成分が含まれる。

図４（ａ）は、図３の時刻ｔ_１以前の状態φ_１を示す。同期整流トランジスタＭ_２を介して流れる逆電流は時間とともに増大していく。やがて逆電流がしきい値Ｉ_ＮＣＰに達すると、図４（ｂ）の状態φ_２に遷移する。状態φ_２において逆電流はスイッチングトランジスタＭ_１を介して流れ、逆電流は時間とともに減少する。寄生インダクタンスに流れる電流、あるいはその両端間電圧がスイッチングすることにより、ＶＩＮピン側に電圧振動Ｖ_１が誘起され、ＰＧＮＤピン側に電圧振動Ｖ_２が誘起される。

保護期間が終了すると、スイッチングトランジスタＭ_１がターンオフ、同期整流トランジスタＭ_２がターンオンし、図４（ｃ）の状態φ_３に遷移する。このときに寄生インダクタンスＬ_２と、図示しない寄生容量が形成する共振回路によって、ＰＧＮＤ側に新たな電圧振動Ｖ_２’が誘起され、図４（ｂ）で発生した電圧振動Ｖ_２に重畳され、電圧振動Ｖ_２”となる。

続いて、制御パルスＳ_Ｐのハイへの遷移に応答して、スイッチングトランジスタＭ_１がターンオン、同期整流トランジスタＭ_２がターンオフし、図４（ｄ）の状態φ_４に遷移する。このときにＶＩＮピンに、電圧振動Ｖ_１’が誘起される。ここで図３に示すように状態φ_３の時間が短いと、図４（ｃ）の電圧振動Ｖ_１が減衰する前に新たな電圧振動Ｖ_１’が発生するため、それらが強めあってＶＩＮピンにさらに大きな電圧振動Ｖ_１”を誘発する。

ＶＩＮピンとＬＸピンの間のスイッチングトランジスタＭ_１には、Ｖ_１”－Ｖ_ＬＸが印加される。ＬＸピンとＰＧＮＤピンの間の同期整流トランジスタＭ_２には、Ｖ_ＬＸ－Ｖ_２”が印加される。またＶＩＮピンとＰＧＮＤピン間には、Ｖ_１”－Ｖ_２”が印加される。

別の観点から見ると、ＬＸピンの電圧Ｖ_ＬＸに、非常に狭いスパイクが発生しており、このスパイクは、通常のスイッチング周波数よりも高い周波数成分を含んでおり、この高周波成分が、過電圧を発生させる。

電圧振動の振幅や位相の関係によって、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２、ＶＩＮピンやＰＧＮＤピンと接続される内部回路に過電圧が印加され、それらの信頼性が損なわれるおそれがある。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ＮＣＰに起因する問題を解決可能なＤＣ／ＤＣコンバータあるいはその制御回路の提供にある。

本発明のある態様は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、またはスイッチングトランジスタが強制的にオフされる。

本発明の別の態様は、複数の電源を制御する電源管理回路に関する。複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含む。電源管理回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、またはスイッチングトランジスタが強制的にオフされる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、ＮＣＰに起因する問題を解決できる。

降圧（Ｂｕｃｋ）ＤＣ／ＤＣコンバータの回路図である。 ＮＣＰ保護の動作を説明する図である。 負電流検出回路が引き起こす問題を説明する波形図である。 図４（ａ）～（ｄ）は、ＮＣＰに関連する４つの状態を示す回路図である。 第１の実施の形態に係るＤＣ／ＤＣコンバータの回路図である。 図５のＤＣ／ＤＣコンバータの動作波形図である。 ＤＣ／ＤＣコンバータの別の動作を説明する図である。 一実施例に係る制御回路の回路図である。 第２の実施の形態に係る電源管理ＩＣを備える電源システムのブロック図である。 第１変形例に係るＤＣ／ＤＣコンバータの動作波形図である。 第２変形例に係るＤＣ／ＤＣコンバータの動作波形図である。 第３変形例に係るＤＣ／ＤＣコンバータの一部の回路図である。

（実施の形態の概要）
本明細書に開示される一実施の形態は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、または強制オフされる。

負電流保護（ＮＣＰ）が解除された後、マスク時間の間はスイッチングトランジスタのオフが維持される。したがって、ＮＣＰの解除直後に、スイッチングトランジスタと同期整流トランジスタの接続ノード（スイッチングノード）の電圧がスパイク状に変化するのを抑制でき、それに起因する電圧振動を抑制できる。

ドライバは、保護信号をマスク時間、遅延してマスク信号を生成する遅延回路と、制御パルスとマスク信号にもとづいてスイッチングトランジスタおよび同期整流トランジスタの状態を規定するハイサイドパルスおよびローサイドパルスを生成するロジック回路と、を含んでもよい。

負電流検出回路は、同期整流トランジスタの両端間電圧にもとづいて電流を検出してもよい。

ＤＣ／ＤＣコンバータは降圧コンバータであってもよい。ＤＣ／ＤＣコンバータは昇降圧コンバータであってもよい。

本明細書に開示される別の実施の形態は、複数の電源を制御する電源管理回路に関する。複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含む。電源管理回路は、ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に保護信号をネゲートする負電流検出回路と、制御パルスにもとづいてスイッチングトランジスタおよび同期整流トランジスタを駆動するとともに、保護信号がアサートされる期間、スイッチングトランジスタを強制オン、同期整流トランジスタを強制オフするドライバと、を備える。保護信号のネゲートからマスク時間の間、スイッチングトランジスタのターンオンが禁止され、または強制オフされる。

電源管理回路は、ＤＣ／ＤＣコンバータの出力電圧を時間とともに低下させるランプダウン機能を備えてもよい。

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。

＜第１の実施の形態＞
図５は、第１の実施の形態に係るＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、入力端子１０２に直流入力電圧Ｖ_ＩＮを受け、出力端子１０４に降圧された出力電圧Ｖ_ＯＵＴを発生する。本実施の形態においてＤＣ／ＤＣコンバータ１００は、制御回路２００および周辺回路部品を備える。

本実施の形態では、一例として定電圧出力の降圧（Ｂｕｃｋ）コンバータを説明する。定電圧出力のＢｕｃｋコンバータの周辺回路部品は図１と同様であるから説明を省略する。

制御回路２００は、パルス変調器２１０、ドライバ２２０、負電流検出回路２３０、スイッチングトランジスタＭ_１、同期整流トランジスタＭ_２をひとつの半導体基板に集積化し、それをパッケージ化した機能ＩＣである。

パルス変調器２１０は、フィードバック信号Ｖ_ＦＢが所定の目標電圧Ｖ_ＲＥＦに近づくように、その出力である制御パルスＳ_Ｐを変調する。本実施の形態では、制御パルスＳ_Ｐのハイが、ＬＸピンの電圧Ｖ_ＬＸのハイ（Ｖ_ＩＮ）、すなわちスイッチングトランジスタＭ_１のオン、同期整流トランジスタＭ_２のオフに対応する。反対に制御パルスＳ_Ｐのローが、ＬＸピンの電圧Ｖ_ＬＸのロー（０Ｖ）、すなわちスイッチングトランジスタＭ_１のオフ、同期整流トランジスタＭ_２のオンに対応する。

パルス変調器２１０の構成や制御方式は本発明において特に限定されるものではなく、公知技術を用いることができる。たとえばパルス変調器２１０は、電圧モードやピーク電流モード、平均電流モードの変調器で構成してもよい。あるいはパルス変調器２１０は、ヒステリシス制御方式（Bang-Bang制御）やピーク検出オフ時間固定方式、ボトム検出オン時間固定方式をはじめとするリップル制御のコントローラであってもよい。

負電流検出回路２３０は、ＬＸピンからＰＧＮＤピンに向かって同期整流トランジスタＭ_２に流れる電流Ｉ_Ｍ２を検出し、電流Ｉ_Ｍ２が所定のしきい値Ｉ_ＮＣＰを超えると、負電流保護（ＮＣＰ）信号をアサート（たとえばハイ）する。そして保護時間τ_ＮＣＰの経過後に、ＮＣＰ信号をネゲート（ロー）する。

上述したように、保護時間τ_ＮＣＰの間、コイル電流Ｉ_Ｌの絶対値は、Ｉ_Ｌ（ｔ）＝Ｌ^－１∫（Ｖ_ＩＮ－Ｖ_ＯＵＴ）ｄｔにしたがって時間とともに減少していく。Ｖ_ＩＮ、Ｖ_ＯＵＴを一定とすれば、保護時間τ_ＮＣＰの間におけるコイル電流Ｉ_Ｌの絶対値の減少量ΔＩは、ΔＩ＝（Ｖ_ＩＮ－Ｖ_ＯＵＴ）／Ｌ×τ_ＮＣＰとなる。したがって保護時間τ_ＮＣＰは、Ｖ_ＩＮ，Ｖ_ＯＵＴ、_Ｌを考慮して規定すればよい。保護時間τ_ＮＣＰは、固定時間とすることができるが、可変時間としてもよい。

ドライバ２２０は、制御パルスＳ_Ｐに応じて、スイッチングトランジスタ（ハイサイドトランジスタ）Ｍ_Ｈと同期整流トランジスタ（ローサイドトランジスタ）Ｍ_Ｌをスイッチングする。たとえば制御パルスＳ_ＰがハイのときスイッチングトランジスタＭ_１をオン、同期整流トランジスタＭ_２をオフし、制御パルスＳ_ＰがローのときスイッチングトランジスタＭ_１をオフ、同期整流トランジスタＭ_２をオンする。出力電圧Ｖ_ＯＵＴは、Ｖ_{ＯＵＴ（ＲＥＦ）}＝Ｖ_ＲＥＦ×（１＋Ｒ_１１／Ｒ_１２）で与えられる目標電圧レベルに安定化される。

ドライバ２２０は、ＮＣＰ信号がアサートされる保護時間τ_ＮＣＰの間、スイッチングトランジスタＭ_１を強制オン、同期整流トランジスタＭ_２を強制オフする。

さらにドライバ２２０は、ＮＣＰ信号のネゲートから所定のマスク時間τ_ＭＳＫの間は、スイッチングトランジスタＭ_１のターンオンを禁止し、同期整流トランジスタＭ_２のターンオフを禁止する。

たとえばマスク時間は、１ｎｓ～５０ｎｓの間とすることができる。より詳しくはマスク時間は、寄生インダクタンスおよび寄生容量が形成する共振回路の共振周波数の逆数より長くするとよい。

たとえばドライバ２２０は、制御ロジック２２２、ハイサイドドライバ２２４、ローサイドドライバ２２６を含む。制御ロジック２２２は、制御パルスＳ_ＰおよびＮＣＰ信号にもとづいて、スイッチングトランジスタＭ_１のオン／オフ状態を指示するハイサイドパルスＳ_Ｈおよび同期整流トランジスタＭ_２のオン／オフ状態を指示するローサイドパルスＳ_Ｌを生成する。２つのパルスＳ_Ｈ，Ｓ_Ｌはそれぞれ、ハイが対応するトランジスタのオンを、ローが対応するトランジスタのオフに対応するものとする。

ハイサイドドライバ２２４は、ハイサイドパルスＳ_ＨにもとづいてスイッチングトランジスタＭ_１のゲートを駆動する。ローサイドドライバ２２６はローサイドパルスＳ_Ｌにもとづいて同期整流トランジスタＭ_２のゲートを駆動する。

制御ロジック２２２は、ＮＣＰ信号のネゲートからマスク時間τ_ＭＳＫの間、ハイサイドパルスＳ_Ｈのハイレベルへの遷移を禁止する。またローサイドパルスＳ_Ｌのローレベルへの遷移を禁止する。

以上がＤＣ／ＤＣコンバータ１００の構成である。続いてその動作を説明する。図６は、図５のＤＣ／ＤＣコンバータ１００の動作波形図である。

時刻ｔ_３より前の動作は、図６のタイムチャートと図３のタイムチャートで同様である。具体的には時刻ｔ_１にＮＣＰ信号がアサートされ、負のコイル電流Ｉ_Ｌが減少する。そして保護時間τ_ＮＣＰの経過後の時刻ｔ₂にＮＣＰ信号がネゲートされ、ＮＣＰが解除される。その直後の時刻ｔ_３に制御パルスＳ_Ｐがハイに遷移する。時刻ｔ_３は、マスク時間τ_ＭＳＫに含まれているため、スイッチングトランジスタＭ_１のターンオン（および同期整流トランジスタＭ_２のターンオフ）は禁止されている。

時刻ｔ_４に、マスク時間τ_ＭＳＫが終了すると、スイッチングトランジスタＭ_１、同期整流トランジスタＭ_２は、制御パルスＳ_Ｐが指示する状態に遷移する。具体的にはスイッチングトランジスタＭ_１がターンオン、同期整流トランジスタＭ_２がターンオフする。

なお、理解の容易化のためにタイムチャートにおいては、デッドタイムを省略しているが、当業者によれば、スイッチングトランジスタＭ_１と同期整流トランジスタＭ_２が同時にオンしないように、スイッチングトランジスタＭ_１、同期整流トランジスタＭ_２が両方オフとなるデッドタイムが挿入されることが理解される。

以上がＤＣ／ＤＣコンバータ１００の動作である。続いてその利点を説明する。
図６のタイムチャートからわかるように、ＮＣＰの解除後、ＬＸピンの電圧Ｖ_ＬＸは、マスク時間τ_ＭＳＫの間、ローとなることが保証される。これにより、図３に示すような、狭いスパイクが電圧Ｖ_ＬＸに生ずるのを防止できる。これにより、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２のソース（ＶＩＮピン、ＰＧＮＤピン）に大きな電圧振動が発生するのを抑制できる。これにより、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２を過電圧から保護することができる。加えて、ＶＩＮピンやＰＧＮＤピンに接続される内部回路、具体的にはドライバ２２０やその他の回路ブロックを過電圧から保護できる。

図７は、ＤＣ／ＤＣコンバータ１００の別の動作を説明する図である。図７では、制御パルスＳ_Ｐのハイレベルへの遷移が、ＮＣＰ解除のタイミングｔ_２より前の時刻ｔ_３’に発生している。この場合、時刻ｔ_２にてＮＣＰが解除された後も、ハイの制御パルスＳ_Ｐにもとづく状態（スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフ）を持続する。

本発明は、図５のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。

図８は、一実施例に係る制御回路２００の回路図である。
負電流検出回路２３０は、同期整流トランジスタＭ_２の両端間電圧（すなわちＬＸピンの電圧Ｖ_ＬＸ）にもとづいて、同期整流トランジスタＭ_２に流れる電流ＩＭ_２を検出する。負電流検出回路２３０は、センスアンプ２３２、コンパレータ２３４、ワンショット回路２３６を含む。同期整流トランジスタＭ_２がオンの期間、ＬＸピンには、電流ＩＭ_２に比例する電圧Ｖ_ＬＸ＝Ｉ_Ｍ２×Ｒ_ＯＮが発生する。Ｒ_ＯＮは同期整流トランジスタＭ_２のオン抵抗である。

センスアンプ２３２は、電圧Ｖ_ＬＸを増幅し、電流検出信号Ｖ_ＣＳを生成する。コンパレータ２３４は、電流検出信号Ｖ_ＣＳを、しきい値Ｉ_ＮＣＰを規定するしきい値電圧Ｖ_ＮＣＰと比較し、Ｖ_ＣＳ＞Ｖ_ＮＣＰとなると、その出力をアサートする。ワンショット（単安定マルチバイブレータ）回路２３６は、コンパレータ２３４の出力のアサートから、保護時間τ_ＮＣＰの間、ハイとなるＮＣＰ信号を生成する。

ドライバ２２０は、遅延回路２２８を含む。遅延回路２２８は、ＮＣＰ信号を、マスク時間τ_ＭＳＫ遅延させて、マスク（ＭＳＫ）信号を生成する。遅延回路２２８は、多段接続されたインバータで構成してもよい。

制御ロジック２２２は、制御パルスＳ_Ｐ，ＮＣＰ信号、ＭＳＫ信号にもとづいて、ハイサイドパルスＳ_Ｈ，ローサイドパルスＳ_Ｌを生成する。当業者によれば、上述した、あるいは図５に示す関係を満たすように、ロジック回路を用いて、Ｓ_Ｈ，Ｓ_Ｌを生成可能であることが理解され、そのようなロジック回路はさまざまな形式を取り得ること、本発明が特定の形式に限定されないことが理解される。

＜第２の実施の形態＞
第２の実施の形態は、複数の電源を制御する電源管理ＩＣに関する。図９は、第２の実施の形態に係る電源管理ＩＣ３００を備える電源システム４００のブロック図である。電源システム４００は、スマートホン、タブレット端末、ラップトップコンピュータ、デジタルカメラなどの電子機器、自動車や産業機械に搭載される。

図９では、複数の電源は、２チャンネルのＤＣ／ＤＣコンバータと、２チャンネルのＬＤＯ（Low Drop Output）を含む。なおチャンネル数や電源の種類は特に限定されない。

電源管理ＩＣ３００は、ＤＣ／ＤＣコンバータのコントローラ３１０＿１，３１０＿２、ＬＤＯ回路３２０＿１，３２０＿２およびシーケンサ３３０を備える。シーケンサ３３０は、複数の電源の起動、停止のタイミングを制御する。シーケンサ３３０からコントローラ３１０やＬＤＯ回路３２０には、動作、停止を指示するイネーブル信号が供給される。

コントローラ３１０＿１，３１０＿２は、第１の実施の形態で説明した制御回路２００と同じ構成を有する。

電源管理ＩＣ３００は、任意のチャンネルの出力電圧Ｖ_ＯＵＴを、時間とともに緩やかに低下させるランプダウン機能をサポートする。ランプダウンの対象となるＤＣ／ＤＣコンバータにおいては、インダクタに負電流が流れる。コントローラ３１０を、上述の制御回路２００と同じ構成とすることで、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２に過電圧が印加されるのを防止でき、回路の信頼性を高めることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
実施の形態では、マスク時間τ_ＭＳＫの間、ハイサイドトランジスタＭ_１のターンオン、同期整流トランジスタＭ_２のターンオフを禁止する制御を行った。第１変形例では、マスク時間τ_ＭＳＫの間は、スイッチングトランジスタＭ_１は強制的に固定的にオフされ、同期整流トランジスタＭ_２は固定的にオンされる。

図１０は、第１変形例に係るＤＣ／ＤＣコンバータの動作波形図である。ＮＣＰ解除のタイミングより前の時刻ｔ_３’に、制御パルスＳ_Ｐがハイに遷移している。第１変形例では、マスク時間τ_ＭＳＫの間、スイッチングトランジスタＭ_１がオフ、同期整流トランジスタＭ_２がオンとなり、スイッチング電圧Ｖ_ＬＸはローとなる。

第１変形例において、ＮＣＰ解除のタイミングより後に制御パルスＳ_Ｐがハイに遷移したときの動作は、図６と同じである。

（第２変形例）
実施の形態では、マスク期間の間、ハイサイドトランジスタＭ_１のターンオン、同期整流トランジスタＭ_２のターンオフの両方を禁止する制御を行ったがその限りでない。第２変形例では、マスク時間τ_ＭＳＫの間は、マスク時間τ_ＭＳＫの間は、スイッチングトランジスタＭ_１と同期整流トランジスタＭ_２の両方が、強制的に固定的にオフされる。図１１は、第２変形例に係るＤＣ／ＤＣコンバータの動作波形図である。

制御パルスＳ_Ｐのハイレベルへの遷移は、ＮＣＰ解除のタイミングｔ_２より前の時刻ｔ_３’に発生している。時刻ｔ_２にてＮＣＰが解除された後、マスク時間Ｔ_ＭＳＫの間は、スイッチングトランジスタＭ_１と同期整流トランジスタＭ_２の両方が、ハイの制御パルスＳ_Ｐにかかわらず、両方オフとなる。このとき、負のコイル電流Ｉ_Ｌは、スイッチングトランジスタＭ_１のボディダイオードを流れ、ＬＸピンの電圧Ｖ_ＬＸは、Ｖ_ＩＮ＋Ｖｆにクランプされる。Ｖｆはボディダイオードの順電圧である。時刻ｔ_４にマスク時間τ_ＭＳＫが終了すると、スイッチングトランジスタＭ_１および同期整流トランジスタＭ_２は、ハイである制御パルスＳ_Ｐに応じた状態（すなわちオンとオフ）となり、ＬＸピンの電圧はＶ_ＩＮ付近となる。

第２変形例によっても、スイッチングトランジスタＭ_１のターンオフ（ｔ_２）直後のターンオンを防止できるため、ＶＩＮピンやＰＧＮＤピンにおける共振による電圧振動を抑制できる。またＬＸピンに着目すると、電圧Ｖ_ＬＸの共振による振幅は２～４Ｖ程度である一方、Ｖｆ＝０．５Ｖ程度であるため、ＬＸピンの電圧変動も抑制できる。

（第３変形例）
図１２は、第３変形例に係るＤＣ／ＤＣコンバータの一部の回路図である。図１２のＤＣ／ＤＣコンバータ１００Ａは、昇降圧型であり、４個のトランジスタＭ_１～Ｍ_４と、インダクタＬ_１，キャパシタＣ_１を備える。降圧モードは、トランジスタＭ_３が固定的にオフ、トランジスタＭ_４が固定的にオンとなり、トランジスタＭ_１，Ｍ_２がスイッチングする。降圧モードにおける動作は、上述の降圧コンバータと同じである。このような昇降圧コンバータにおいても、スイッチングトランジスタＭ_１や同期整流トランジスタＭ_２を過電圧から好適に保護できる。

（第４変形例）
実施の形態では定電圧出力のコンバータを説明したが、本発明は定電流出力のＤＣ／ＤＣコンバータにも適用可能であり、この場合、ＦＢピンには、ＤＣ／ＤＣコンバータ１００の出力電流（負荷電流）に応じた検出信号がフィードバックされる。定電流出力のコンバータにおいて、負のコイル電流は、電流をシンクする動作モードにおいて発生しうる。

（第５変形例）
図８の負電流検出回路２３０は、同期整流トランジスタＭ_２のドレインソース間電圧、すなわちＬＸピンの電圧Ｖ_ＬＸにもとづいて、負電流を検出したがその限りでない。たとえばコイルＬ_１と直列にセンス抵抗を設け、センス抵抗の電圧降下にもとづいて電流を検出してもよいし、インダクタの両端間電圧にもとづいて電流を検出してもよい。

（第６変形例）
実施の形態では、制御回路２００や電源管理ＩＣ３００に、スイッチングトランジスタや同期整流トランジスタが内蔵される構成を説明したがその限りでなく、スイッチングトランジスタや同期整流トランジスタは、ディスクリート部品を外付けしてもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００ ＤＣ／ＤＣコンバータ
Ｍ_１ スイッチングトランジスタ
Ｍ_２ 同期整流トランジスタ
Ｌ_１ インダクタ
Ｃ_１ 出力キャパシタ
２００ 制御回路
２１０ パルス変調器
２２０ ドライバ
２２２ 制御ロジック
２２４ ハイサイドドライバ
２２６ ローサイドドライバ
２３０ 負電流検出回路
２３２ センスアンプ
２３４ コンパレータ
２３６ ワンショット回路
３００ 電源管理ＩＣ
３１０ コントローラ
３２０ ＬＤＯ回路
４００ 電源システム
Ｓ_Ｐ 制御パルス

Claims (17)

1. スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
   前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
   前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
   を備え、
   前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタのターンオンが禁止されることを特徴とする制御回路。
2. スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
   前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
   前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
   を備え、
   前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタが強制オフされることを特徴とする制御回路。
3. 前記マスク時間の間前記同期整流トランジスタが強制オンされることを特徴とする請求項２に記載の制御回路。
4. 前記マスク時間の間前記同期整流トランジスタはオフであることを特徴とする請求項２に記載の制御回路。
5. 前記ドライバは、
   前記保護信号を前記マスク時間、遅延してマスク信号を生成する遅延回路と、
   前記制御パルスと前記マスク信号にもとづいて、前記スイッチングトランジスタおよび前記同期整流トランジスタの状態を規定するハイサイドパルスおよびローサイドパルスを生成するロジック回路と、
   を含むことを特徴とする請求項１から４のいずれかに記載の制御回路。
6. 前記マスク時間は、１ｎｓ～５０ｎｓの間であることを特徴とする請求項１から５のいずれかに記載の制御回路。
7. 前記マスク時間は、寄生インダクタンスおよび寄生容量が形成する共振回路の共振周波数の逆数より長いことを特徴とする請求項１から６のいずれかに記載の制御回路。
8. 前記負電流検出回路は、前記同期整流トランジスタの両端間電圧にもとづいて前記電流を検出することを特徴とする請求項１から７のいずれかに記載の制御回路。
9. 前記ＤＣ／ＤＣコンバータは降圧コンバータであることを特徴とする請求項１から８のいずれかに記載の制御回路。
10. 前記ＤＣ／ＤＣコンバータは昇降圧コンバータであることを特徴とする請求項１から８のいずれかに記載の制御回路。
11. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１０のいずれかに記載の制御回路。
12. 前記半導体基板には、前記スイッチングトランジスタと前記同期整流トランジスタがさらに集積化されることを特徴とする請求項１１に記載の制御回路。
13. 複数の電源を制御する電源管理回路であって、
    前記複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含み、
    前記電源管理回路は、
    前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
    前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
    前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
    を備え、
    前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタのターンオンが禁止されることを特徴とする電源管理回路。
14. 複数の電源を制御する電源管理回路であって、
    前記複数の電源は、スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータを含み、
    前記電源管理回路は、
    前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するパルス変調器と、
    前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートする負電流検出回路と、
    前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するとともに、前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするドライバと、
    を備え、
    前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタが強制オフされることを特徴とする電源管理回路。
15. 前記電源管理回路は、前記ＤＣ／ＤＣコンバータの出力電圧を時間とともに低下させるランプダウン機能を備えることを特徴とする請求項１３または１４に記載の電源管理回路。
16. 請求項１３から１５のいずれかに記載の電源管理回路を備えることを特徴とする電子機器。
17. スイッチングトランジスタおよび同期整流トランジスタを有するＤＣ／ＤＣコンバータの制御方法であって、
    前記ＤＣ／ＤＣコンバータの出力が目標とする状態に近づくように制御パルスを生成するステップと、
    前記同期整流トランジスタに流れる電流が所定のしきい値に達すると保護信号をアサートし、保護期間の経過後に前記保護信号をネゲートするステップと、
    前記制御パルスにもとづいて前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するステップと、
    前記保護信号がアサートされる期間、前記スイッチングトランジスタを強制オン、前記同期整流トランジスタを強制オフするステップと、
    前記保護信号のネゲートからマスク時間の間、前記スイッチングトランジスタのターンオンを禁止するステップと、
    を備えることを特徴とする制御方法。

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