JP5739832B2 - 昇降圧型dc−dcコンバータの制御回路、昇降圧型dc−dcコンバータの制御方法、および昇降圧型dc−dcコンバータ - Google Patents
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Description
SC1=1/((n+1)×T)(回/sec)・・・式(1)
SC2=2/((n+1)×T)(回/sec)・・・式(2)
すると、トランジスタ1つ当たりの平均スイッチング回数ASCは、下式となる。
ASC=1.5/((n+1)×T)(回/sec)・・・式(3)
PSC=1/(2×T)(回/sec)・・・式(4)
すると、式(3)(4)より、n≧3のときに、従来のスイッチング回数PSCに比して、第1実施形態の平均スイッチング回数ASCが少なくなることが分かる。
SCa=1/((n+1)×T)(回/sec)・・・式(5)
すると、式(3)、(5)より、n≧2のときに、従来のスイッチング回数PSCに比して、スイッチング回数SCaが少なくなることが分かる。
(付記1)電圧入力端子とインダクタンス素子の一方の端子との間に接続された第1のスイッチング素子と、
基準電位と前記インダクタンス素子の一方の端子との間に接続された第1の整流素子と、
電圧出力端子と前記インダクタンス素子の他方の端子との間に接続された第2の整流素子と、
前記基準電位と前記インダクタンス素子の他方の端子との間に接続された第2のスイッチング素子とを備える昇降圧型DC−DCコンバータの制御方法において、
前記第1および前記第2のスイッチング素子がオン状態となる第1のステート、前記第1および前記第2のスイッチング素子がオフ状態となる第2のステート、および前記第1のスイッチング素子がオン状態とされ前記第2のスイッチング素子がオフ状態とされる第3のステートのそれぞれを備え、
前記第2のステートを含み所定の第1周期で行われる第1周期動作と、前記第1のステートおよび前記第3のステートを含み前記第1周期よりも大きい第2周期で行われる第2周期動作とを含むことを特徴とする昇降圧型DC−DCコンバータの制御方法。
(付記2)前記第1周期動作は、
前記第1のステートにセットされることで前記第1周期動作を開始するステップと、
前記インダクタンス素子の電流が所定値に到達することに応じて前記第1のステートから前記第2のステートへ切り替えるステップと
を備えることを特徴とする付記1に記載の昇降圧型DC−DCコンバータの制御方法。
(付記3)前記第1周期動作は、前記第2のステートにセットされることで前記第1周期動作を開始するステップを備えることを特徴とする付記1に記載の昇降圧型DC−DCコンバータの制御方法。
(付記4)前記第2周期動作は、
前記第1のステートにセットされることで前記第2周期動作を開始するステップと、
前記インダクタンス素子の電流が所定値に到達することに応じて前記第1のステートから前記第3のステートへ切り替えるステップと
を備えることを特徴とする付記1に記載の昇降圧型DC−DCコンバータの制御方法。
(付記5)前記第2周期は、前記第1周期のn倍(nは1より大きい実数)の期間であることを特徴とする付記4に記載の昇降圧型DC−DCコンバータの制御方法。
(付記6)前記nは2以上の自然数であることを特徴とする付記5に記載の昇降圧型DC−DCコンバータの制御方法。
(付記7)前記第1の整流素子は第3のスイッチング素子であり、
前記第2の整流素子は第4のスイッチング素子であり、
前記第1のステートでは前記第3および第4のスイッチング素子をオフ状態とし、
前記第2のステートでは前記第3および第4のスイッチング素子をオン状態とし、
前記第3のステートでは前記第4のスイッチング素子をオン状態、前記第3のスイッチング素子をオフ状態とすることを特徴とする付記1に記載の昇降圧型DC−DCコンバータの制御方法。
(付記8)電圧入力端子とインダクタンス素子の一方の端子との間に接続された第1のスイッチング素子と、
基準電位と前記インダクタンス素子の一方の端子との間に接続された第1の整流素子と、
電圧出力端子と前記インダクタンス素子の他方の端子との間に接続された第2の整流素子と、
前記基準電位と前記インダクタンス素子の他方の端子との間に接続された第2のスイッチング素子と、
前記第1および前記第2のスイッチング素子がオン状態となる第1のステート、前記第1および前記第2のスイッチング素子がオフ状態となる第2のステート、および前記第1のスイッチング素子がオン状態とされ前記第2のスイッチング素子がオフ状態とされる第3のステートのそれぞれを制御する制御部とを備え、
前記第2のステートを含み所定の第1周期で行われる第1周期動作と、
前記第1のステートおよび前記第3のステートを含み前記第1周期よりも大きい第2周期で行われる第2周期動作とを含むこと
を特徴とする昇降圧型DC−DCコンバータの制御回路。
(付記9)前記第1の整流素子として第3のスイッチング素子を備え、
前記第2の整流素子として第4のスイッチング素子を備え、
前記制御部は、
前記第1のステートでは前記第3および第4のスイッチング素子をオフ状態とし、
前記第2のステートでは前記第3および第4のスイッチング素子をオン状態とし、
前記第3のステートでは前記第4のスイッチング素子をオン状態、前記第3のスイッチング素子をオフ状態とすることを特徴とする付記8に記載の昇降圧型DC−DCコンバータの制御回路。
(付記10)電圧入力端子とインダクタンス素子の一方の端子との間に接続された第1のスイッチング素子と、
基準電位と前記インダクタンス素子の一方の端子との間に接続された第1の整流素子と、
電圧出力端子と前記インダクタンス素子の他方の端子との間に接続された第2の整流素子と、
前記基準電位と前記インダクタンス素子の他方の端子との間に接続された第2のスイッチング素子と、
前記第1および前記第2のスイッチング素子がオン状態となる第1のステート、前記第1および前記第2のスイッチング素子がオフ状態となる第2のステート、および前記第1のスイッチング素子がオン状態とされ前記第2のスイッチング素子がオフ状態とされる第3のステートのそれぞれを制御する制御部とを備え、
前記第2のステートを含み所定の第1周期で行われる第1周期動作と、前記第1のステートおよび前記第3のステートを含み前記第1周期よりも大きい第2周期で行われる第2周期動作と
を含むことを特徴とする昇降圧型DC−DCコンバータ。
(付記11)電圧入力端子とインダクタンス素子の第1の端子との間に接続され、前記インダクタンス素子の前記第1の端子から前記電圧入力端子の方向に導通する逆並列ダイオードを備えた第1のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第1の端子との間に接続された第2のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第2の端子との間に接続された第3のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第2の端子との間に接続された第4のスイッチング素子と、
時間とともに値が上昇または下降するソフトスタート信号を出力するソフトスタート制御回路と、
出力電圧の設定電圧を定める基準電圧と前記ソフトスタート信号とのうち低い方と前記出力電圧との誤差増幅を行う誤差増幅器と、
前記出力電圧が入力電圧より低い期間においては、前記第1および前記第3のスイッチング素子がオン状態となる第1のステートと、前記第2および前記第4のスイッチング素子がオン状態となる第2のステートとを前記誤差増幅器の出力に応じて交互に切り替え、
前記出力電圧が前記入力電圧より高い期間においては、前記第1のスイッチング素子をオン状態に維持し前記第2のスイッチング素子をオフ状態に維持すると共に、前記第3のスイッチング素子と前記第4のスイッチング素子とを前記誤差増幅器の出力に応じて交互にオン状態に切り替えるスイッチング制御回路と
を備えることを特徴とする昇降圧型DC−DCコンバータの制御回路。
(付記12)前記スイッチング制御回路は、
前記誤差増幅器の出力信号の大きさに応じたパルス幅を有する制御信号を出力する制御信号生成回路と、
前記出力電圧と前記入力電圧とを比較する比較器と、
前記比較器の結果に応じて、前記出力電圧が前記入力電圧より低い期間においては前記制御信号を通過させ、前記出力電圧が前記入力電圧より高い期間においては前記制御信号をマスクするマスク回路と
を備えることを特徴とする付記11に記載の昇降圧型DC−DCコンバータの制御回路。
(付記13)前記比較器の出力は、前記出力電圧が前記入力電圧より高い期間においてはローレベルとされ、
前記マスク回路は、論理積回路であることを特徴とする付記12に記載の昇降圧型DC−DCコンバータの制御回路。
(付記14)前記誤差増幅器は、
前記出力電圧が入力される第1極性端子と、
前記基準電圧が入力される第1の第2極性端子と、
前記ソフトスタート信号が入力される第2の第2極性端子と
を備えることを特徴とする付記11乃至13のいずれか1項に記載の昇降圧型DC−DCコンバータの制御回路。
(付記15)電圧入力端子とインダクタンス素子の第1の端子との間に接続された第1のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第1の端子との間に接続された第2のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第2の端子との間に接続された第3のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第2の端子との間に接続された第4のスイッチング素子と
を備える昇降圧型DC−DCコンバータの制御方法において、
第1ないし第4のスイッチング素子をオフ状態とするステップと、
起動指令に応じて、前記第1および前記第3のスイッチング素子がオン状態となる第1のステートと、前記第2および前記第4のスイッチング素子がオフ状態となる第2のステートとを交互に行うステップと、
前記出力電圧が前記入力電圧より高くなることに応じて、前記第1のスイッチング素子をオン状態に維持し前記第2のスイッチング素子をオフ状態に維持すると共に、前記誤差増幅器の出力に応じて前記第3のスイッチング素子と前記第4のスイッチング素子とを交互にオン状態にするステップと
を備えることを特徴とする昇降圧型DC−DCコンバータの制御方法。
(付記16)電圧入力端子とインダクタンス素子の第1の端子との間に接続され、前記インダクタンス素子の前記第1の端子から前記電圧入力端子の方向に導通する逆並列ダイオードを備えた第1のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第1の端子との間に接続された第2のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第2の端子との間に接続された第3のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第2の端子との間に接続された第4のスイッチング素子と、
時間とともに値が上昇または下降するソフトスタート信号を出力するソフトスタート制御回路と、
出力電圧の設定電圧を定める基準電圧と前記ソフトスタート信号とのうち低い方と前記出力電圧との誤差増幅を行う誤差増幅器と、
前記出力電圧が入力電圧より低い期間においては、前記第1および前記第3のスイッチング素子がオン状態となる第1のステートと、前記第2および前記第4のスイッチング素子がオン状態となる第2のステートとを前記誤差増幅器の出力に応じて交互に切り替え、
前記出力電圧が前記入力電圧より高い期間においては、前記第1のスイッチング素子をオン状態に維持し前記第2のスイッチング素子をオフ状態に維持すると共に、前記第3のスイッチング素子と前記第4のスイッチング素子とを前記誤差増幅器の出力に応じて交互にオン状態に切り替えるスイッチング制御回路と
を備えることを特徴とする昇降圧型DC−DCコンバータ。
11、11b 制御回路
CLK クロック信号
COMP1 電圧比較器
ERA、ERA2 誤差増幅器
Eout 出力信号
FET1、FET2、FET3、FET4 トランジスタ
FET1b、FET2b、FET3b、FET4b トランジスタ
IL インダクタ電流
Iout 出力電流
L1 チョークコイル
OSC 発振器
SC ステイタス制御回路
T 基本周期
T1、T1a 第1周期
T2 第2周期
TO1、TO1a 第1周期動作
TO2 第2周期動作
Tin 入力端子
Tout 出力端子
V1 出力信号
Vin 入力電圧
Vout 出力電圧
Vs 電流センス信号
SS ソフトスタート制御回路
12 スイッチング制御回路
Claims (5)
- 電圧入力端子とインダクタンス素子の第1の端子との間に接続された第1のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第1の端子との間に接続された第2のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第2の端子との間に接続された第3のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第2の端子との間に接続された第4のスイッチング素子と、
時間とともに値が上昇または下降するソフトスタート信号を出力するソフトスタート制御回路と、
基準電圧と前記ソフトスタート信号とのうち低い方に基づいて、出力電圧の誤差増幅を行なう誤差増幅器と、
前記出力電圧が入力電圧より低いときは、前記第1および前記第4のスイッチング素子がオン状態となる第1のステートと、前記第2および前記第3のスイッチング素子がオン状態となる第2のステートとの間で、前記第1のステートと前記第2のステートとを前記誤差増幅器の出力に基づいて交互に切り替え、前記出力電圧が前記入力電圧より高いときは、前記第1のスイッチング素子をオン状態に維持し前記第2のスイッチング素子をオフ状態に維持すると共に、前記第3のスイッチング素子と前記第4のスイッチング素子とを前記誤差増幅器の出力に基づいて交互にオン状態に切り替えるスイッチング制御回路と、
を備えることを特徴とする昇降圧型DC−DCコンバータの制御回路。 - 前記スイッチング制御回路は、
前記誤差増幅器の出力信号の大きさに応じたパルス幅を有する制御信号を出力する制御信号生成回路と、
前記出力電圧と前記入力電圧とを比較する比較器と、
前記比較器の結果に応じて、前記出力電圧が前記入力電圧より低い期間においては前記制御信号を通過させ、前記出力電圧が前記入力電圧より高い期間においては前記制御信号をマスクするマスク回路と、
を備えることを特徴とする請求項1に記載の昇降圧型DC−DCコンバータの制御回路。 - 電圧入力端子とインダクタンス素子の第1の端子との間に接続された第1のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第1の端子との間に接続された第2のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第2の端子との間に接続された第3のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第2の端子との間に接続された第4のスイッチング素子と、
を備える昇降圧型DC−DCコンバータの制御方法において、
第1ないし第4のスイッチング素子をオフ状態とするステップと、
出力電圧が入力電圧より低いときは、起動指令に応じて、前記第1および前記第4のスイッチング素子がオン状態となる第1のステートと、前記第2および前記第3のスイッチング素子がオン状態となる第2のステートとの間を交互に切り替えるステップと、
前記出力電圧が前記入力電圧より高くなることに応じて、前記第1のスイッチング素子をオン状態に維持し前記第2のスイッチング素子をオフ状態に維持すると共に前記第3のスイッチング素子と前記第4のスイッチング素子とを交互にオン状態にするステップと、
を備えることを特徴とする昇降圧型DC−DCコンバータの制御方法。 - 電圧入力端子とインダクタンス素子の第1の端子との間に接続され、前記インダクタンス素子の前記第1の端子から前記電圧入力端子の方向に導通する逆並列ダイオードを備えた第1のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第1の端子との間に接続された第2のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第2の端子との間に接続された第3のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第2の端子との間に接続された第4のスイッチング素子と、
時間とともに値が上昇または下降するソフトスタート信号を出力するソフトスタート制御回路と、
基準電圧と前記ソフトスタート信号とのうち低い方に基づいて、出力電圧の誤差増幅を行なう誤差増幅器と、
前記出力電圧が入力電圧より低いときは、前記第1および前記第4のスイッチング素子がオン状態となる第1のステートと、前記第2および前記第3のスイッチング素子がオン状態となる第2のステートとの間で、前記第1のステートと前記第2のステートとを前記誤差増幅器の出力に基づいて交互に切り替え、前記出力電圧が前記入力電圧より高いときは、前記第1のスイッチング素子をオン状態に維持し前記第2のスイッチング素子をオフ状態に維持すると共に、前記第3のスイッチング素子と前記第4のスイッチング素子とを前記誤差増幅器の出力に応じて交互にオン状態に切り替えるスイッチング制御回路と、
を備えることを特徴とする昇降圧型DC−DCコンバータ。 - 前記スイッチング制御回路は、
前記誤差増幅器の出力信号の大きさに応じたパルス幅を有する制御信号を出力する制御信号生成回路と、
前記出力電圧と前記入力電圧とを比較する比較器と、
前記比較器の結果に応じて、前記出力電圧が前記入力電圧より低い期間においては前記制御信号を通過させ、前記出力電圧が前記入力電圧より高い期間においては前記制御信号をマスクするマスク回路と、
を備えることを特徴とする請求項4に記載の昇降圧型DC−DCコンバータの制御回路。
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