JP4514753B2

JP4514753B2 - レベルシフト回路及びこれを備えたスイッチングレギュレータ

Info

Publication number: JP4514753B2
Application number: JP2006514436A
Authority: JP
Inventors: 優酒井
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2004-06-09
Filing date: 2005-05-19
Publication date: 2010-07-28
Anticipated expiration: 2025-05-19
Also published as: JPWO2005122373A1; EP1768240A4; CN1965464A; TW200614637A; EP1768240A1; KR100834219B1; KR20070015455A; WO2005122373A1; TWI370611B; US20080018311A1

Description

本発明は、レベルシフト回路と、高い入力電源電圧と低い制御用電源電圧を有し、出力トランジスタのスイッチングを入力電源電圧よりも高い駆動電圧で行うブートストラップ方式のＤＣ−ＤＣコンバータを有するスイッチングレギュレータとに関する。

従来のスイッチングレギュレータの一構成例を図３に示す。図３のスイッチングレギュレータは、ブートストラップ方式のＤＣ／ＤＣコンバータを有するスイッチングレギュレータであって、ＰＷＭ信号生成回路１と、レベルシフト回路２’と、ブートストラップスイッチング回路３と、平滑回路４と、遅延回路５ａ及び５ｂとによって構成されている。なお、入力電源電圧Ｖ_ＩＮは制御用電源電圧Ｖ_ＤＤより大きい値であり、ここでは入力電源電圧Ｖ_ＩＮを＋２５Ｖとし、制御用電圧Ｖ_ＤＤを＋５Ｖとする。

ＰＷＭ信号生成回路１は出力電圧Ｖｏに応じてＰＷＭ信号を生成し、そのＰＷＭ信号を遅延回路５ａ及び５ｂに供給する。遅延回路５ａは、ＰＷＭ信号生成回路１から出力されるＰＷＭ信号を遅延したＰＷＭ信号Ｐ１をレベルシフト回路２’に供給する。遅延回路５ｂは、ＰＷＭ信号生成回路１から出力されるＰＷＭ信号を遅延した制御パルス信号Ｐ２をブートストラップスイッチング回路３に供給する。なお、ＰＷＭ信号生成回路１並びに遅延回路５ａ及び５ｂの電源電圧は、制御用電源電圧Ｖ_ＤＤである。また、制御パルス信号Ｐ２は、ＰＷＭ信号Ｐ１と比較して、立ち上がりタイミングが所定時間早く、立ち下がりタイミングが所定時間遅い信号である。

レベルシフト回路２’は、ＰＷＭ信号Ｐ１を高い電圧の制御パルス信号ＰＨに変換してブートストラップスイッチング回路３に供給する。

ブートストラップスイッチング回路３では、高い制御パルス信号ＰＨに応じてドライバ回路Ｄｒ１がＮＭＯＳトランジスタＴｒ１をオン／オフし、制御パルス信号Ｐ２がインバータ回路３ａによって反転され、その反転信号に応じてドライバ回路Ｄｒ２がＮＭＯＳトランジスタＴｒ２をオン／オフする。

ＮＭＯＳトランジスタＴｒ１がオフされてＮＭＯＳトランジスタＴｒ２がオンされると、制御用電源電圧Ｖ_ＤＤが印加されている端子７からショットキーダイオードＳＤ１を介してコンデンサＣ１に充電電流が流れ込み、コンデンサＣ１の両端電圧は約＋５Ｖになる。その後、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２がともにオフされる期間を経て、ＮＭＯＳトランジスタＴｒ１がオンされてＮＭＯＳトランジスタＴｒ２がオフされると、コンデンサＣ１とＮＭＯＳトランジスタＴｒ１との接続点の電圧ＳＷは＋２５Ｖとなり、コンデンサＣ１とショットキーダイオードＳＤ１との接続点の電圧ＢＯＯＴは約＋３０Ｖとなる。そして、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２がともにオフされる期間を経て、再びＮＭＯＳトランジスタＴｒ１がオフされてＮＭＯＳトランジスタＴｒ２がオンされる。

なお、コンデンサＣ１とショットキーダイオードＳＤ１との接続点−ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２との接続点間電圧が、レベルシフト回路２’の後段側回路に電源電圧として供給される。

平滑回路４は、インダクタＬ１とコンデンサＣ２とから成る平滑フィルタであり、ＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２との接続点の電圧を平滑して出力電圧Ｖｏとして出力する。

スイッチングレギュレータの動作モードには、出力電流がスイッチングレギュレータから負荷へ向かうモード（順方向モード）と出力電流が負荷からスイッチングレギュレータへ向かうモード（逆方向モード）の２つのモードがある。そして、図３のスイッチングレギュレータのＮＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２がともにオフされる期間は、順方向モードではＮＭＯＳトランジスタＴｒ２のボディダイオードを通って電流が流れ、逆方向モードではＮＭＯＳトランジスタＴｒ１のボディダイオードを通って電流が流れる。したがって、レベルシフト回路２’の各部電圧波形のタイムチャートは図４に示すようになる。なお、図４中のＶｎは、ゲートにＰＷＭ信号Ｐ１が供給されるＮＭＯＳトランジスタＱ０と抵抗Ｒ１の接続点ｎの電圧である。

ＰＷＭ信号Ｐ１がＬｏｗレベルであるときは、ＮＭＯＳトランジスタＱ０がオフであるので、電圧Ｖｎは電圧ＢＯＯＴと一致する。また、ＰＷＭ信号Ｐ１がＨｉｇｈレベルであるときは、ＮＭＯＳトランジスタＱ０がオンであるので、電圧Ｖｎは電圧ＳＷと一致する。
特開２００２−３１５３１１号公報特開２００３−２３５２５１号公報

しかしながら、図３のスイッチングレギュレータでは、接続点ｎを入力端とするＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２から成るインバータにおける各トランジスタのゲート−ソース間の寄生容量ＰＣのために、図４に示すように電圧Ｖｎの立ち上がりや立ち下がりにおいて波形がなまってしまっていた。

そして、逆方向モードでは、電圧Ｖｎの波形がなまる区間Ｔ１及びＴ２においてＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２から成るインバータの出力が誤って反転して誤動作の原因になるおそれがあった。即ち、区間Ｔ１において電圧ＢＯＯＴと電圧Ｖｎとの差が大きくなるためにＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２から成るインバータの出力がＨｉｇｈレベルになり、区間Ｔ２において電圧ＳＷと電圧Ｖｎとの差が大きくなるためにＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２から成るインバータの出力がＬｏｗレベルになるおそれがあった。また、区間Ｔ１においてＰＭＯＳトランジスタＱ１のゲート−ソース間が耐圧不良となる可能性もあり、信頼性の低下の原因にもなっていた。なお、このような不具合は、スイッチングレギュレータの大電流化に対応してＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２のサイズを大きくしたことに伴って寄生容量ＰＣが大きくなった場合や消費電流を小さくするために抵抗Ｒ１の抵抗値を大きくしたことに伴って寄生容量ＰＣと抵抗Ｒ１による時定数が大きくなった場合やＰＷＭ信号Ｐ１のオン期間が短い場合等に顕著になる。

本発明は、上記の問題点に鑑み、誤動作を抑制することができるレベルシフト回路及びこれを備えたスイッチングレギュレータを提供することを目的とする。

上記目的を達成するために本発明に係るレベルシフト回路は、第１のパルス信号を入力し、前記第１のパルス信号に応じてＨｉｇｈレベルが前記第１のパルス信号よりも高い第２のパルス信号を発生するレベルシフト回路であって、高電圧側電源電圧供給ラインと、低電圧側電源電圧供給ラインと、前記高電圧側電源電圧供給ラインと前記低電圧側電源電圧供給ラインとの間の電圧を電源電圧として動作するインバータ回路と、前記インバータ回路の入力端にアノードが接続され、前記高電圧側電源電圧供給ラインにカソードが接続される第１のダイオードと、前記インバータ回路の入力端にカソードが接続され、前記低電圧側電源電圧供給ラインにアノードが接続される第２のダイオードと、を備える構成としている。

このような構成によると、入力端の電位が前記第１のパルス信号に応じて前記高電圧側電源電圧供給ライン電位と略同一であるときに、前記高電圧側電源電圧供給ライン電位の立ち上がりや立ち下がりがあっても、前記第１のダイオードによって前記高電圧側電源電圧供給ライン電位と前記入力端の電位との差が前記第１のダイオードの順方向電圧以上にならないので、前記入力端の電位の波形がなまらない。入力端の電位が前記第１のパルス信号に応じて前記低電圧側電源電圧供給ライン電位と略同一であるときに、前記高電圧側電源電圧供給ライン電位と前記入力端の電位との差が前記第２のダイオードの順方向電圧に固定されるので、前記入力端の電位の波形がなまらない。したがって、前記入力端の電位の波形がなまって前記インバータ回路の出力が誤って反転することによって起こる誤動作を抑制することができる。

ＭＯＳトランジスタのボディダイオードは素子面積が小さく寄生容量が小さいので、前記第１のダイオード及び前記第２のダイオードそれぞれにＭＯＳトランジスタのボディダイオードを用いると、上述したインバータ回路の入力端電圧の波形のなまりを抑える効果が大きくなる。したがって、前記第１のダイオード及び前記第２のダイオードそれぞれにＭＯＳトランジスタのボディダイオードを用いることが望ましい。

また、上記レベルシフト回路は、ブートストラップ方式のＤＣ−ＤＣコンバータを有するスイッチングレギュレータに適用することができる。

本発明によると、誤動作を抑制することができるレベルシフト回路及びこれを備えたスイッチングレギュレータを実現することができる。

は、本発明に係るスイッチングレギュレータの一構成例を示す図である。は、図１のスイッチングレギュレータが具備するレベルシフト回路の各部電圧波形を示すタイムチャートである。は、従来のスイッチングレギュレータの一構成例を示す図である。は、図３のスイッチングレギュレータが具備するレベルシフト回路の各部電圧波形を示すタイムチャートである。

符号の説明

１ＰＷＭ信号生成回路
２レベルシフト回路
３ブートストラップスイッチング回路
４平滑回路
６同時ＯＮ防止回路
Ｑ５、Ｑ６ＮＭＯＳトランジスタ

本発明の一実施形態について図面を参照して以下に説明する。本発明に係るスイッチングレギュレータの一構成例を図１に示す。なお、図１において図３と同一の部分には同一の符号を付す。図１のスイッチングレギュレータは、ブートストラップ方式のＤＣ／ＤＣコンバータを有するスイッチングレギュレータであって、ＰＷＭ信号生成回路１と、レベルシフト回路２と、ブートストラップスイッチング回路３と、平滑回路４と、同時ＯＮ防止回路６とによって構成されている。

図１のスイッチングレギュレータにおいて、レベルシフト回路２及び同時ＯＮ防止回路６以外の回路は従来技術として既に説明した図３のスイッチングレギュレータと同様の回路構成であるので、説明を省略し、以下では本発明の特徴部分であるレベルシフト回路２及び同時ＯＮ防止回路６について説明する。
同時ＯＮ防止回路６は、インバータ回路６ａと、ＡＮＤゲート６ｂと、ＯＲゲート６ｃとによって構成されている。インバータ回路６ａはドライバ回路Ｄｒ２の出力ＬＧを入力する。すなわち、インバータ回路６ａの入力端子は、ドライバ回路Ｄｒ２の出力端子とＮＭＯＳトランジスタＴｒ２のゲートとの接続ノードに接続される。インバータ回路６ａの出力端子はＡＮＤゲート６ｂの第２入力端子に接続される。また、ＡＮＤゲート６ｂの第１入力端子及びＯＲゲート６ｃの第１入力端子はＰＷＭ信号生成回路１から出力されるＰＷＭ信号Ｐ１を入力する。すなわち、ＡＮＤゲート６ｂの第１入力端子及びＯＲゲート６ｃの第１入力端子は、ＰＷＭ信号生成回路１の出力端に接続される。また、ＯＲゲート６ｃはドライバ回路Ｄｒ１の出力ＨＧを第２入力端子に入力する。すなわち、ＯＲゲート６ｃの第２入力端子は、ドライバ回路Ｄｒ１の出力端子とＮＭＯＳトランジスタＴｒ１のゲートとの接続ノードに接続される。そして、ＡＮＤゲート６ｂの出力端子がレベルシフト回路２内のＮＭＯＳトランジスタＱ０のゲートに接続され、ＯＲゲート６ｃの出力端子がブートストラップスイッチング回路３内のインバータ回路３ａの入力端子に接続される。

上記構成の同時ＯＮ防止回路６は、ＰＷＭ信号Ｐ１をレベルシフト回路２内のＮＭＯＳトランジスタＱ０のゲートに出力し、ＰＷＭ信号Ｐ１と比較して立ち上がりタイミングが所定時間早く立ち下がりタイミングが所定時間遅い信号である制御パルス信号Ｐ２をブートストラップスイッチング回路３内のインバータ回路３ａの入力端子に出力する。

レベルシフト回路２は、ＮＭＯＳトランジスタＱ０と、抵抗Ｒ１と、ＮＰＮトランジスタＱ３及びＱ４から成るカレントミラー回路と、前記カレントミラー回路に電流を供給する電流源として機能する抵抗Ｒ２と、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２から成るインバータ回路と、インバータ回路２ａ及び２ｂと、ＮＭＯＳトランジスタＱ５及びＱ６とによって構成されている。各インバータ回路は、電圧ＢＯＯＴが供給されている電源ライン及び電圧ＳＷが供給されている電源ラインに接続され、この電源ライン間電圧を電源電圧として用いている。

ＮＭＯＳトランジスタＱ０のドレインは、抵抗Ｒ１を介して、電圧ＢＯＯＴが供給されている電源ラインに接続される。また、ＮＭＯＳトランジスタＱ０のソースは、ＮＰＮトランジスタＱ３及びＱ４から成るカレントミラー回路の出力側に接続される。そして、抵抗Ｒ１とＮＭＯＳトランジスタＱ０との接続点ｎが、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２から成るインバータ回路の入力端となる。ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２から成るインバータ回路の出力がインバータ回路２ａによって反転され、インバータ回路２ａの出力がインバータ回路２ｂによって反転されてパルス制御信号ＰＨとなる。

さらに、接続点ｎと電圧ＢＯＯＴが供給されている電源ラインとの間にゲート−ソース間が短絡されたＮＭＯＳトランジスタＱ５が設けられ、接続点ｎと電圧ＳＷが供給されている電源ラインとの間にゲート−ソース間が短絡されたＮＭＯＳトランジスタＱ６が設けられる。

ここで、レベルシフト回路２の各部電圧波形のタイムチャートを図２に示す。なお、図２中のＶｎはゲートにＰＷＭ信号Ｐ１が供給されるＮＭＯＳトランジスタＱ０と抵抗Ｒ１の接続点ｎの電圧であり、図２中のＶｓはショットキーダイオードＳＤ１の順方向電圧である。また、図２中のＶ_Ｆ２はＮＭＯＳトランジスタＱ２のボディダイオードの順方向電圧であり、図２中のＶ_Ｆ６はＮＭＯＳトランジスタＱ６のボディダイオードの順方向電圧である。

まず、順方向モードについて説明する。ＰＷＭ信号Ｐ１及び制御パルス信号Ｐ２がともにＬｏｗレベル（＝０Ｖ）である区間及び制御パルス信号Ｐ２が立ち上がった後ＰＷＭ信号Ｐ１がＬｏｗレベル（＝０Ｖ）であり制御パルス信号Ｐ２がＨｉｇｈレベルである区間Ｔ１において、電圧Ｖｎは電圧ＢＯＯＴと同一になる。また、ＰＷＭ信号Ｐ１及び制御パルス信号Ｐ２がともにＨｉｇｈレベルである区間において、ＮＭＯＳトランジスタＱ６のボディダイオードによって電圧ＳＷと電圧Ｖｎとの差がＮＭＯＳトランジスタＱ６のボディダイオードの順方向電圧Ｖ_Ｆ６に固定されるので、電圧Ｖｎの波形がなまらない。そして、ＰＷＭ信号Ｐ１が立ち下がると、電圧Ｖｎは一旦電圧ＢＯＯＴのＨｉｇｈレベル値（ＰＷＭ信号Ｐ１及び制御パルス信号Ｐ２がともにＨｉｇｈレベルである区間における値）まで持ち上がったのち、電圧ＢＯＯＴのＬｏｗレベル値（ＰＷＭ信号Ｐ１及び制御パルス信号Ｐ２がともにＬｏｗレベルである区間における値）と同一の値になる。

次に、逆方向モードについて説明する。区間Ｔ１において、ＮＭＯＳトランジスタＱ５のボディダイオードによって電圧ＢＯＯＴと電圧Ｖｎとの差がＮＭＯＳトランジスタＱ５のボディダイオードの順方向電圧以上にならないので、電圧Ｖｎが電圧ＢＯＯＴの立ち上がりに伴って立ち上がる際に電圧Ｖｎの波形がなまらないと共に、ＰＭＯＳトランジスタＱ１のゲート−ソース間が耐圧不良となることがなくなり信頼性が向上する。

また、区間Ｔ２（従来、電圧Ｖｎが電圧ＳＷよりも高くなっていた区間）において、ＮＭＯＳトランジスタＱ６のボディダイオードによって電圧ＳＷと電圧Ｖｎとの差がＮＭＯＳトランジスタＱ６のボディダイオードの順方向電圧Ｖ_Ｆ６に固定されるので、電圧Ｖｎの波形がなまらない。したがって、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２から成るインバータの出力が誤って反転して誤動作の原因になるおそれがなくなる。また、区間Ｔ１においてＰＭＯＳトランジスタＱ１のゲート−ソース間が耐圧不良となる可能性もなくなり、信頼性が向上する。

なお、ＮＭＯＳトランジスタＱ５に代えて接続点ｎがアノードに接続され電圧ＢＯＯＴが供給されている電源ラインがカソードに接続されるダイオード素子を設け、ＮＭＯＳトランジスタＱ６に代えて接続点ｎがカソードに接続され電圧ＳＷが供給されている電源ラインがアノードに接続されるダイオード素子を設けても、電圧Ｖｎの波形のなまりを抑えることができるが、ダイオード素子はＮＭＯＳトランジスタのボディダイオードに比べて素子面積が大きいため寄生容量が大きくなるので、電圧Ｖｎの波形のなまりを抑える効果は小さくなる。

本発明のレベルシフト回路は、スイッチングレギュレータ等に適用することができる。また、前記スイッチングレギュレータは電気機器全般の電源として用いることができる。

Claims

スイッチングに伴って電位の立ち上がりおよび立ち下がりが生じる高電圧側電源電圧供給ラインおよび低電圧側電源電圧供給ラインを有するブートストラップスイッチング回路のためのレベルシフト回路であって、
前記高電圧側電源電圧供給ラインと前記低電圧側電源電圧供給ラインとの間の電圧を電源電圧として動作し前記ブートストラップスイッチング回路のための制御パルス信号を発生するインバータ回路と、
前記インバータ回路の入力端にアノードが接続され、前記高電圧側電源電圧供給ラインにカソードが接続される第１のダイオードと、
前記インバータ回路の入力端にカソードが接続され、前記低電圧側電源電圧供給ラインにアノードが接続される第２のダイオードと、
を備えることによって前記高電圧側電源電圧供給ラインおよび前記低電圧側電源電圧供給ラインの電位の立ち上がり時および立ち下がり時における前記インバータ回路の入力端の電位の波形なまりを防止することを特徴とするレベルシフト回路。
前記第１のダイオード及び前記第２のダイオードそれぞれにＭＯＳトランジスタのボディダイオードを用いる請求項１に記載のレベルシフト回路。
ブートストラップスイッチング回路を有するスイッチングレギュレータにおいて、前記スイッチングレギュレータが、請求項１または請求項２に記載のレベルシフト回路を備えることを特徴とするスイッチングレギュレータ。