JP4676765B2

JP4676765B2 - スイッチング回路

Info

Publication number: JP4676765B2
Application number: JP2005001537A
Authority: JP
Inventors: 卓苅田
Original assignee: 株式会社トライエンジニアリング
Priority date: 2005-01-06
Filing date: 2005-01-06
Publication date: 2011-04-27
Anticipated expiration: 2025-01-06
Also published as: JP2006191747A

Description

本発明は、放電灯用点灯回路に関し、とくに放電灯用点灯回路のスイッチング回路に関する。

近年、放電灯用点灯回路で省電力化の観点からその点灯効率の向上の要求が大きくなってきている。放電灯用点灯回路ではスイッチング回路が用いられている。このスイッチング回路において、２つのトランジスタを直列に接続したスイッチング回路が用いられている。スイッチング回路では、この２つのトランジスタが互いに逆相の矩形波で駆動されている。そのため制御信号の立ち上がり、立ち下がり時に２つのトランジスタが共にオン状態となり貫通電流が流れてしまう問題があった。

特許文献１では、このような貫通電流を低減するための技術が開示されている。図３は特許文献１に示されているスイッチング回路を示す回路図である。特許文献１に記載の技術では制御信号の立ち上がりを遅らせ、立ち下がりを早めることで２つのトランジスタが共にオン状態になるのを回避している。図４に特許文献１に示された技術の出力トランジスタのゲート電圧の波形と出力電圧の波形を示す。特許文献１記載の回路では、２つのトランジスタの同時オン状態を避けるために、制御信号の立ち上がりを遅らせている。
特開平１０−１６２９８２号公報

しかしながら、特許文献１に記載の技術では、貫通電流防止のために、スイッチング制御信号の立ち上がりを遅らせているためにスイッチング回路の効率が悪くなってしまう場合があった。

本発明のスイッチング回路は第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを有するスイッチング回路であって、前記第１の出力トランジスタの制御端子及び前記第１の出力トランジスタのソースまたはドレインとの間に接続され、第１及び第２の入力端子を介して第１の制御信号が入力される第１の制御回路と、前記第２の出力トランジスタの制御端子及び前記第２の出力トランジスタのソースまたはドレインとの間に接続され、第３及び第４の入力端子を介して前記第１の制御信号とは逆相の第２の制御信号が入力される第２の制御回路と、前記第１の制御回路内に形成され前記第２の入力端子と前記第１の出力トランジスタの制御端子の間に接続された第１の電圧クランプ素子と、前記第１の制御回路内に形成され前記第２の入力端子と前記第１の出力トランジスタのソースまたはドレインとの間に接続された第２の電圧クランプ素子と、前記第２の制御回路内に形成され前記第４の入力端子と前記第２の出力トランジスタの制御端子の間に接続された第３の電圧クランプ素子と、前記第２の制御回路内に形成され前記第４の入力端子と前記第２の出力トランジスタのソースまたはドレインとの間に接続された第４の電圧クランプ素子とを有している。これによりスイッチング素子であるトランジスタの閾値電圧をスイッチング制御信号の中心レベル付近にし、２つのトランジスタが共にオフ状態となるタイミングを作る。この結果、スイッチ動作のときに発生していた貫通電流を防止し、スイッチング速度の高速化とスイッチング回路の高効率化が可能となる。

本発明のスイッチング回路によれば、貫通電流を防止しながらスイッチング回路の高効率化を図れる。

実施の形態１

本発明の実施の形態１に関わるスイッチング回路の回路図を図１に示す。実施の形態１のスイッチング回路は第１、第２の出力トランジスタＴＲ１ａ、ＴＲ１ｂ、および信号制御回路１ａ、１ｂを有している。

出力トランジスタＴＲ１ａ、ＴＲ１ｂは電源電位と接地電位の間に直列に接続されており、ＴＲ１ａが電源電位側に接続され、ＴＲ１ｂが接地電位側に接続されている。

制御回路１ａ、１ｂは入力された制御信号から、それぞれトランジスタＴＲ１ａ、ＴＲ１ｂのゲートに与えられる電圧を生成する回路である。制御回路１ａには、第１、第２の入力端子１０１ａ、１０２ａを介して第１の制御信号Ｓａが与えられている。制御回路１ｂには第３、第４の入力端子１０１ｂ、１０２ｂを介して第１の制御信号とは逆相の第２の制御信号Ｓｂが与えられている。制御信号Ｓａ，Ｓｂはトランスなどを介して前段の回路から与えられる信号である。制御信号Ｓａ，Ｓｂは互いに位相が１８０°ずれた矩形波である。制御回路１ａ、１ｂは、与えられる制御信号が異なっているのみで、同一の構成であるため、以下の説明では制御回路１ａを中心にその構成、動作を説明する。

制御回路１ａは、ツェナーダイオード１４２ａ、コンデンサ１５１ａ、１６１ａ、ダイオード１４１ａ、１２１ａ、１２２ａ、抵抗１３１ａ、１３２ａ、１３３ａを有している。

ライン１１１ａにはカップリングコンデンサ１６１ａを介して抵抗１３１ａ、１３２ａ、１３３ａとダイオード１２１ａが接続される。抵抗１３１ａはライン１１３ａを介して出力トランジスタＴＲ１ａのゲートに接続される。ダイオード１２１ａはライン１１３ａからライン１１１ａに向かって順方向に接続されており、抵抗１３１ａと並列になるように接続されている。抵抗１３２ａはライン１１１ａと、ライン１１２ａとの間に接続されている。抵抗１３３ａはダイオード１２２ａを介して出力トランジスタのソース側に接続される。ダイオード１２２ａは抵抗１３３ａから出力トランジスタのソース方向に対し順方向に接続されている。ダイオード１４１ａはライン１１２ａからライン１１３ａに向かって順方向に接続されている。ツェナーダイオード１４２ａはライン１１２ａから出力トランジスタＴＲ１ａのソース端子方向に順方向に接続される。コンデンサ１５１ａはライン１１２ａと出力トランジスタＴＲ１ａのソース端子の間にツェナーダイオード１４２ａに並列になるように接続されている。

図１に示すように、入力端子１０１ａは制御回路１ａのライン１１１ａに接続され、入力端子１０２ａは制御回路１ａのライン１１２ａに接続される。入力端子１０１ｂは制御回路１ｂのライン１１１ｂに接続され、入力端子１０２ｂは制御回路１ｂのライン１１２ｂに接続される。

実施の形態１の回路の動作のタイミングチャートを図２に示す。以下に制御回路１ａの動作について図２を参照して説明する。入力端子１０１ａ、１０２ａ間に与えられる制御信号が、タイミングｔ０で立ち上がった場合、ライン１１３ａの電圧は、所定の時定数に基づいてタイミングｔ０からｔ３にかけてＬｏｗレベルからＨｉｇｈレベルになる。また、制御信号がタイミングｔ４で立ち下がった場合、ライン１１３ａの電圧は所定の時定数に基づいてタイミングｔ４からＬｏｗレベルになる。この立ち上がり、立ち下がりの時定数は、制御回路内に設けられた抵抗や容量に基づいて定められるものであり、この点については後述する。

またこの時、ライン１１３ａのＬｏｗレベルはダイオード１４１ａの順方向電圧とツェナーダイオード１４２ａのツェナー電圧を足した電圧で決まるレベルであり、Ｈｉｇｈレベルは入力電圧の最大レベルからツェナーダイオード１４２ａのツェナー電圧を引いた電圧で決まるレベルである。つまり、出力トランジスタＴＲ１ａのゲートに与えられる電圧は正側と負側に振幅を持つ信号となる。ダイオード１４１ａ、ツェナーダイオード１４２ａは電圧クランプ素子として使用している。抵抗１３２ａは入力信号の負荷抵抗である。

出力トランジスタＴＲ１ａのゲート電圧（ライン１１３ａの電圧）の立ち上がりと立ち下がりの動作を説明する。まず、ライン１１１ａの電圧が立ち上がった場合について説明する。ＴＲ１ａのゲート電圧の立ち上がりの時定数は、抵抗１３２ａとコンデンサ１５１ａの容量値で決まる時定数となる。

この時、抵抗１３３ａとダイオード１２２ａを介してコンデンサ１５１ａが充電される。さらに、ツェナーダイオード１４２ａに逆方向の電圧が印加されるため、ツェナー電圧を発生する。これにより、ライン１１３ａはトランジスタＴＲ１ａのソース端子に対して、ツェナー電圧だけ低い電圧となる。つまり、トランジスタＴＲ１ａのゲートとソースの間には入力電圧の最大値からツェナーダイオード１４２ａのツェナー電圧を引いた電圧が印加されていることになる。

次に、ライン１１１ａの制御信号が立ち下がる場合について説明する。ライン１１１ａが立ち下がったことに基づいて、トランジスタＴＲ１ａのゲート電圧（ライン１１３ａの電圧）も所定の時定数をもって立ち下がり始める。制御信号が立ち下がるとき、ライン１１１ａとライン１１３ａの電位差がダイオード１２１ａの順方向電圧の閾値以上となるため、抵抗１３１ａはダイオード１２１ａによってバイパスされる。よって、ゲート電圧の立ち下がりは時定数をもたずに急速に立ち下がる。つまり、ダイオード１２１ａはゲート電圧の立ち下がりを制御している立ち下がり回路として動作しており、ゲート電圧の立ち下がりに時定数をもたせないようにしている。

この時、トランジスタＴＲ１ａのゲートに蓄えられた電荷は、ダイオード１２１ａとコンデンサ１６１ａとトランスとダイオード１４１ａによる経路で放電される。また、コンデンサ１６１ａに蓄えられた電荷もＴＲ１ａのゲートに蓄えられた電荷と同じ経路で放電される。また、コンデンサ１５１ａに蓄えられた電荷は、ツェナーダイオード１４２ａに流れ込みツェナー電圧を発生させている。

このことより、制御信号が立ち下がった時のトランジスタＴＲ１ａのゲートとソース間の電圧は、ソース電圧よりゲート電圧が低い、ツェナーダイオード１４２ａのツェナー電圧とダイオード１４１ａの順方向電圧を足し合わせた電圧になる。

制御回路１ａ、１ｂではツェナーダイオード１４２ａを用いることにより、出力トランジスタＴＲ１ａ、ＴＲ１ｂのゲート電極に与える電圧が正側と負側両方に振幅をもつことが可能となる。

この実施の形態では、抵抗、ダイオードを設けることで制御信号が立ち上がったときのゲート電圧（ライン１１３ａの電圧）の立ち上がり時の時定数を調整し、制御信号が立ち下がった時のゲート電圧（ライン１１３ａの電圧）の立ち下がり時の時定数を小さくする制御を行っている。

出力トランジスタＴＲ１ａ、ＴＲ１ｂの動作をトランジスタのゲート電圧の波形を示した図２を参照して説明する。まずｔ０でＴＲ１ａ側のゲート電圧が上がり始め、ＴＲ１ｂのゲート電圧は下がり始める。

立ち上がりと立ち下がりの時定数の関係から、タイミングｔ１でまずＴＲ１ｂがオン状態からオフ状態になる。次にタイミングｔ２でＴＲ１ａがオフ状態からオン状態になる。つまり、タイミングｔ１からｔ２の区間ではＴＲ１ａ、ＴＲ１ｂ共にオフ状態になっている。タイミングｔ３でＴＲ１ａのゲート電圧は−５Ｖ＋１０Ｖになり、ＴＲ１ｂのゲート電圧は−５Ｖになっている。

タイミングｔ４でＴＲ１ａのゲート電圧は下がり始め、ＴＲ１ｂのゲート電圧は上がり始める。立ち上がりと立ち下がりの時定数の関係から、タイミングｔ５でまずＴＲ１ａがオン状態からオフ状態になる。次にタイミングｔ６でＴＲ１ｂがオフ状態からオン状態になる。つまり、タイミングｔ５からｔ６の区間ではＴＲ１ａ、ＴＲ１ｂ共にオフ状態になっている。タイミングｔ７でＴＲ１ａのゲート電圧は−５Ｖになり、ＴＲ１ｂのゲート電圧は−５Ｖ＋１０Ｖになっている。

本実施のスイッチング回路は、ツェナーダイオードとコンデンサによって、出力トランジスタのゲート電極の電圧に負の振幅を持たせ、出力トランジスタのゲート電圧の立ち上がりの時定数を小さくできる。

本実施のスイッチング回路によれば、スイッチング回路の制御信号の立ち上がりの速度を早くしても２つのトランジスタが共にオフする状態を作ることができる。よって、出力トランジスタのスイッチング時に流れる貫通電流を防止することができる。これにより、高速なスイッチング動作が可能になるため、スイッチング回路の効率の向上が図れる。

また、本発明の実施の形態は上記実施例に限られるものではなく、適宜変更することも可能である。例えば、制御信号の振幅を決定するためにダイオードを複数直列に接続することも可能である。

実施の形態１にかかるスイッチング回路の回路図である。実施の形態１にかかるスイッチング回路の出力トランジスタのゲート電圧波形と出力波形のタイミングチャートである。特許文献１に記載されているスイッチング回路の回路図である。特許文献１にかかるスイッチング回路の出力トランジスタのゲート電圧波形と出力波形のタイミングチャートである。

符号の説明

１ａ、１ｂ本発明にかかる制御回路
２ａ、２ｂ特許文献１にかかる制御回路
ＴＲ１ａ、ＴＲ１ｂ、ＴＲ２ａ、ＴＲ２ｂ出力トランジスタ
１０１ａ、１０２ａ、１０１ｂ、１０２ｂ入力端子
２０１ａ、２０２ａ、２０１ｂ、２０２ｂ入力端子
１１１ａ、１１２ａ、１１３ａ、１１１ｂ、１１２ｂ、１１３ｂ配線（ライン）
２１１ａ、２１２ａ、２１３ａ、２１１ｂ、２１２ｂ、２１３ｂ配線（ライン）
１２１ａ、１２２ａ、１２１ｂ、１２２ｂ、１４１ａ、１４１ｂダイオード
２２１ａ、２２１ｂダイオード
１３１ａ、１３２ａ、１３３ａ、１３１ｂ、１３２ｂ、１３３ｂ抵抗
２３１ａ、２３１ｂ抵抗
１４２ａ、１４２ｂツェナーダイオード
１５１ａ、１５１ｂ、１６１ａ、１６１ｂコンデンサ

Claims

第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを有するスイッチング回路であって、
前記第１の出力トランジスタの制御端子及び前記第１の出力トランジスタのソースまたはドレインとの間に接続され、第１及び第２の入力端子を介して第１の制御信号が入力される第１の制御回路と、
前記第２の出力トランジスタの制御端子及び前記第２の出力トランジスタのソースまたはドレインとの間に接続され、第３及び第４の入力端子を介して前記第１の制御信号とは逆相の第２の制御信号が入力される第２の制御回路と、
前記第１の制御回路内に形成され前記第２の入力端子と前記第１の出力トランジスタのソースまたはドレインとの間に接続された第１の電圧クランプ素子と、
前記第２の制御回路内に形成され前記第４の入力端子と前記第２の出力トランジスタのソースまたはドレインとの間に接続された第２の電圧クランプ素子とを有し、
前記第１の制御回路はさらに前記第１の出力トランジスタのゲート電圧の立ち上がりを制御する、前記第１の入力端子と前記第１の出力トランジスタの制御端子の間に接続された第１の抵抗と前記第１の入力端子に接続される第２の抵抗と、前記第２の抵抗から前記第１の出力トランジスタのソースに向かって順方向に接続される第１のダイオードを有する第１の立ち上がり回路と、
前記第１の出力トランジスタのゲート電圧の立ち下がりを制御する第１の立ち下がり回路と、
前記第２の制御回路はさらに前記第２の出力トランジスタのゲート電圧の立ち上がりを制御する第２の立ち上がり回路と、
前記第２の出力トランジスタのゲート電圧の立ち下がりを制御する第２の立ち下がり回路を有していることを特徴とするスイッチング回路。
第１の電源と第２の電源の間に直列に接続された第１及び第２の出力トランジスタを有するスイッチング回路であって、
前記第１の出力トランジスタの制御端子及び前記第１の出力トランジスタのソースまたはドレインとの間に接続され、第１及び第２の入力端子を介して第１の制御信号が入力される第１の制御回路と、
前記第２の出力トランジスタの制御端子及び前記第２の出力トランジスタのソースまたはドレインとの間に接続され、第３及び第４の入力端子を介して前記第１の制御信号とは逆相の第２の制御信号が入力される第２の制御回路と、
前記第１の制御回路内に形成され前記第２の入力端子と前記第１の出力トランジスタのソースまたはドレインとの間に接続された第１の電圧クランプ素子と、
前記第２の制御回路内に形成され前記第４の入力端子と前記第２の出力トランジスタのソースまたはドレインとの間に接続された第２の電圧クランプ素子とを有し、
前記第１の制御回路はさらに前記第１の出力トランジスタのゲート電圧の立ち上がりを制御する第１の立ち上がり回路と、
前記第１の出力トランジスタのゲート電圧の立ち下がりを制御する第１の立ち下がり回路と、
前記第２の制御回路はさらに前記第２の出力トランジスタのゲート電圧の立ち上がりを制御する、前記第３の入力端子と前記第２の出力トランジスタの制御端子の間に接続された第３の抵抗と、前記第３の入力端子に接続される第４の抵抗と、前記第４の抵抗から前記第２の出力トランジスタのソースに向かって順方向に接続される第３のダイオードを有する第２の立ち上がり回路と、
前記第２の出力トランジスタのゲート電圧の立ち下がりを制御する第２の立ち下がり回路を有していることを特徴とするスイッチング回路。
前記第１の電圧クランプ素子と並列に接続される第１のコンデンサと、
前記第２の電圧クランプ素子と並列に接続される第２のコンデンサとを有することを特徴とする請求項１または２に記載のスイッチング回路。
前記第１及び第２の制御信号の立ち上がり、または、立ち下がりに基づいて前記第１及び第２の出力トランジスタのゲート電圧を制御する時定数回路を有していることを特徴とする請求項１または２に記載のスイッチング回路
前記第１の立ち下がり回路は、前記第１の出力トランジスタの制御端子から前記第１の入力端子に向かい順方向に接続された第２のダイオードを有することを特徴とする請求項１または２に記載のスイッチング回路。
前記第２の立ち下がり回路は、前記第２の出力トランジスタの制御端子から前記第３の入力端子に向かい順方向に接続された第４のダイオードを有することを特徴とする請求項１または２に記載のスイッチング回路。