JPH0856145A - パワーｍｏｓｆｅｔスイッチのゲートドライブ - Google Patents

パワーｍｏｓｆｅｔスイッチのゲートドライブ

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JPH0856145A
JPH0856145A JP7205098A JP20509895A JPH0856145A JP H0856145 A JPH0856145 A JP H0856145A JP 7205098 A JP7205098 A JP 7205098A JP 20509895 A JP20509895 A JP 20509895A JP H0856145 A JPH0856145 A JP H0856145A
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gate
power mosfet
drive
voltage
source
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JP7205098A
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Mark E Jacobs
エリオット ジャコブズ マーク
Vijayan J Thottuvelil
ジョセフ トータヴェリル ヴィジャン
Kenneth J Timm
ジョン ティム ケネス
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AT&T Corp
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Abstract

(57)【要約】 【課題】 パワーＭＯＳＦＥＴスイッチのゲートドライ
ブを提供する。 【解決手段】分離ＭＯＳＦＥＴゲートドライブにおいて
は、不慮の接触ターンオンに対する耐性を増強するため
に、ＭＯＳＦＥＴのオフ時間において負のゲートバイア
スを提供する回路を有する。バイアスは、その自身が２
端子の受動ネットワークを含むことにより生成される。
このネットワークは接地に対する任意のポテンシャルで
流動できる。このバイアスは、外部バイアスによりこの
電圧を提供する必要がなく、ゲートドライブ波形に対す
るネットワークの作用により自動的に生成される。この
バイアス供給は局所に配置されて、回路動作に干渉する
長い相互接続を不要とする。本発明の実施例によるバイ
アスネットワークはキャパシタと一定の電圧ブレークダ
ウン特性を有する非線形半導体素子との結合により実現
される。この二つの成分による構成は、高集積度なシス
テムを製造することが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴゲート
ドライブ回路に関する。特に、不慮の接触ターンオンに
対する耐性を増強するためにＭＯＳＦＥＴのオフ時間に
おいて負のゲートバイアスをかけられた分離ＭＯＳＦＥ
Ｔゲートドライブ回路に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴの快速ターンオフを提供す
るために、幾つかのＭＯＳＦＥＴゲートドライブ回路に
は、ゲートとソース間に活性スイッチを使用する。これ
らの回路組成においては、ゲートは通常ソースに対して
ゼロ電圧でクランプされる。実際の素子のしきい電圧に
よって、ノイズ誘起ＭＯＳＦＥＴのターンオンに対し
て、わずか１．５Ｖのマージンを使用する場合もある。
【０００３】
【発明が解決しようとする課題】ハイパワーＭＯＳＦＥ
Ｔゲートドライブ回路におけるノイズ感受性は、スイッ
チング速度及びパワーレベルの増加につれて、ますます
問題となってきた。高い電流スイッチングパスと寄生結
合は疑似スパイクをゲートドライブ回路にかける。ある
極性と振幅の条件においては、ゲートドライブ回路上の
ノイズ電圧パルスは不必要な時にＭＯＳＦＥＴスイッチ
をターンオンする可能性がある。それによって、回路の
破壊にいたる場合もある。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明は請求項１に記載のＭＯＳＦＥＴゲートドラ
イブを提供する。
【０００５】
【発明の実施の形態】図１には、従来技術のパワーＭＯ
ＳＦＥＴを駆動するゲートドライブ回路を示す。この回
路には、パワーＭＯＳＦＥＴのゲートをドライブトラン
スＴ1の２次巻きにより提供されるソース電圧のリター
ンリードにクランプするために、活性スイッチＱ２が使
用されている。この構成は、クランピングの間に起こる
リンギングに敏感である。このクランピングはパワーＭ
ＯＳＦＥＴを疑似ターンオンにさせる可能性がある。リ
ンギングの影響を弱める負のバイアスソースは加えられ
ていない。
【０００６】負のバイアスを使用せずにゲートをゼロ電
圧にクランプするもう一つのゲートドライブ回路を図２
に示す（同時特許出願"High Performance Isolated Get
e-Drive Structure for MOSFET Power Switches"）。図
２に示すように、分離トランスＴ1にかかるドライブ信
号は方形バイポーラ波で、その振幅は一般的に１２〜１
５Ｖである。この信号は、低インピーダンスソースから
導入される。低インピーダンスを得るためには、第１と
第２回路を緊密に接続する必要がある。可能な限り、統
一巻回比のトランスと双線巻き線を用いてこれを実現す
る。ドライブ波形は３つの別個の領域に分けられる。第
１領域はＱ1のオンに対応する＋Ｖpkを持つ正極性を有
する。第２領域はＱ1のオフに対応する−Ｖpkを持つ負
極性を有し、ゲート−ソースインピーダンスを低く維持
する。第３領域はゼロインピーダンス、つまり第１と第
２領域の間に起こるデッドタイム（dead-time）を有
し、このデッドタイムの間、Ｑ1はオフにならねばなら
ない。デッドタイムを加えるのは、半または全ブリッジ
変換器トボロジにおいて、上端（ハイサイド）ＭＯＳＦ
ＥＴとローサイドＭＯＳＦＥＴとの間の破壊的な同時導
通（オーバーラップ）は起こらないことを保証するため
である。
【０００７】ドライブＭＯＳＦＥＴＱ2はすべての動作
状態に対してハイトランスコンダクタンスを示し、定常
状態のゲート電流を引出し、このゲートドライブ回路に
最小の負荷をかける。これにより、バイポーラトランジ
スタ素子によりかかるベース負荷ペナルティを受けずに
大きなドレイン電流を提供することができる。
【０００８】トランスＴ1の点線端の正電圧により、電
流パルスはゲート回路ループを流れる。このループはＴ
1の２次巻き、Ｑ1のゲート入力キャパシタンス（Ｃin
1）とダイオードＣＲ1からなる。Ｃin1は＋Ｖkpにチャ
ージされ、Ｖgsに達すると、パワーＭＯＳＦＥＴＱ1を
ターンオンする。この時点で、ドライブＭＯＳＦＥＴＱ
2は効率的に回路から外れる。
【０００９】１００ｎｓほどの小さいデッドタイム間隔
の間、パワーＭＯＳＦＥＴＱ1はオフになる必要があ
る。キャパシタＣin1はこの期間内に初期電圧＋Ｖpkで
回路に入る。デッドタイムの開始にトランスの２次電圧
はゼロに降下するとき、キャパシタＣin1上の電圧は、
チャージをキャパシタＣin2に対して行うよう切り替わ
る。設計においてＣin1＞＞Ｃin2になると、チャージは
この２つのキャパシタに分配している場合、電圧は少し
だけ降下するため、ドライブＭＯＳＦＥＴＱ2は完全に
オンに変わる。ドライブＭＯＳＦＥＴＱ2の放電パスは
Ｔ1のリーケージアクタンスにバイパスして、パワーＭ
ＯＳＦＥＴのゲート電圧は急激に降下する。この負のバ
イアスの提供により、デッドタイム期間中、ＭＯＳＦＥ
ＴＱ2が正電圧のソースをチャージする（ＶbaisとＣin1
上の電圧の和）前に、ＭＯＳＦＥＴＱ1はきちんとオフ
になる。
【００１０】図３には本発明によって改善されたゲート
ドライブ回路を示す。この改善には、非線形ブレークダ
ウンダイオード（定電圧ダイオード）ＣＲ4とキャパシ
タＣ1の並列結合を含む。この並列結合の追加によっ
て、Ｑ1のＮチャネルパワーＭＯＳＦＥＴと仮定して、
負のＤＣ電圧はスイッチのゲートとソースの間に加えら
れ、パワーＭＯＳＦＥＴの不慮の接触ターンオンに対す
る保護度を増やす。この場合、ノイズスパイクは負のバ
イアスの量を超えて、ＭＯＳＦＥＴがオンに転流される
前に、ゲート−ソースしきい電圧に達する必要がある。
導入された負のバイアスは、単にゲートをゼロ電圧に保
持させる試みがないよう保護度を提供する。
【００１１】実の応用におけるドライブ回路の強化仕様
を図４に示す。この回路はＲ2、ＣＲ3とＲ3の追加によ
り強化される。このドライブ回路においては、電流パル
スはＣ1、ＣＲ2、Ｔ1の２次巻き、Ｒ3及びＱ1のゲート
入力キャパシタ（Ｃin1）からなるループを流れる。こ
の電流はＣ1上の電圧を低電圧ダイオードＣＲ4の電圧と
等しくなるようセットアップする。Ｃ1のチャージはゲ
ートスイッチング速度でリフレッシュされ、もしＣ1が
十分に大きければ、Ｃ1と他の回路キャパシタとの間の
チャージ再分布による電圧の降下はほんの僅かな量とな
る。トランスの極性は負となる限り、Ｑ2はオンに変わ
り、ゲートとバイアス供給との間の低インピーダンスが
提供される。そして、Ｑ1のゲート−ソース電圧は負と
なり、Ｃ1上のバイアス（定電圧ダイオードＣＲ4により
設定される）に等しくなる。
【００１２】
【発明の効果】以上述べたように、本発明のパワーＭＯ
ＳＦＥＴゲートドライブ回路により、ゲートドライブ回
路上のノイズ電圧パルスは不必要にＭＯＳＦＥＴスイッ
チをターンオンする可能性をなくす。
【図面の簡単な説明】
【図１】従来のバイポーラトランジスタを用いた分離ゲ
ートドライブ回路を表す図。
【図２】ＭＯＳＦＥＴを用いてパワーＭＯＳＦＥＴスイ
ッチを駆動するゲートドライブ回路を表す図。
【図３】パワーＭＯＳＦＥＴスイッチを駆動するゲート
ドライブ回路で、負のバイアスソースが含まれる回路
図。
【図４】パワーＭＯＳＦＥＴスイッチを駆動する実際の
ゲートドライブ回路で、負のバイアスソースが含まれる
回路図。
【符号の説明】
Ｔ1 ドライブトランス Ｃ1、Ｃin1、Ｃin2 キャパシタ ＣＲ1、ＣＲ2、ＣＲ3 ダイオード ＣＲ4 定電圧ダイオード Ｑ1、Ｑ2 ＭＯＳＦＥＴスイッチ Ｒ1、Ｒ3 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴィジャン ジョセフ トータヴェリル アメリカ合衆国，75080 テキサス，リチ ャードソン，アレニー ドライブ 948 (72)発明者 ケネス ジョン ティム アメリカ合衆国，75087 テキサス，ロッ クウォール，セプタ ドライブ 122

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ゲートとソースとドレインとの電極を有
    するパワーＭＯＳＦＥＴスイッチ（Ｑ1）に対するゲー
    トドライブおいて、 パワーＭＯＳＦＥＴスイッチを駆動するために、ドライ
    ブ電圧を接続されるドライブ回路に供給するため接続さ
    れる２次巻きを含むドライブトランス（Ｔ1）を有し、 このドライブ回路においては、 ゲートとソースとドレインとの電極を有するドライブＭ
    ＯＳＦＥＴ（Ｑ1）を含み、２次巻きに応答するために
    接続され、パワーＭＯＳＦＥＴスイッチのゲート−ソー
    ス電圧を制御するために、そのドレイン−ソースが接続
    され、 パワーＭＯＳＦＥＴスイッチの疑似ターンオンを防止す
    るため、ドライブＭＯＳＦＥＴ素子のドレイン−ソース
    をパワーＭＯＳＦＥＴのゲート−ソースに接続するバイ
    アス回路（Ｃ1、ＣＲ4）は極性の電圧差分を提供するこ
    とを特徴とするパワーＭＯＳＦＥＴスイッチのゲートド
    ライブ。
  2. 【請求項２】 バイアス回路は定められたブレークダウ
    ン電圧を有する非線形半導体ブレークダウン素子（ＣＲ
    4）を有することを特徴とする請求項１のパワーＭＯＳ
    ＦＥＴスイッチのゲートドライブ。
  3. 【請求項３】 非線形半導体ブレークダウン素子は定電
    圧ダイオード（ＣＲ4）を有することを特徴とする請求
    項２のパワーＭＯＳＦＥＴスイッチのゲートドライブ。
  4. 【請求項４】 バイアス回路は定電圧ダイオード（ＣＲ
    4）とキャパシタ（Ｃ1）とを有することを特徴とする請
    求項３のパワーＭＯＳＦＥＴスイッチのゲートドライ
    ブ。
  5. 【請求項５】 定電圧ダイオードとキャパシタとは並列
    に接続されることを特徴とする請求項４のパワーＭＯＳ
    ＦＥＴスイッチのゲートドライブ。
JP7205098A 1994-07-20 1995-07-20 パワーｍｏｓｆｅｔスイッチのゲートドライブ Pending JPH0856145A (ja)

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US278474 1994-07-20
US08/278,474 US5481219A (en) 1994-07-20 1994-07-20 Apparatus and method for generting negative bias for isolated MOSFET gate-drive circuits

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JPH0856145A true JPH0856145A (ja) 1996-02-27

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ID=23065106

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EP (1) EP0693825A1 (ja)
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