JPH0325056B2 - - Google Patents
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- JPH0325056B2 JPH0325056B2 JP58205698A JP20569883A JPH0325056B2 JP H0325056 B2 JPH0325056 B2 JP H0325056B2 JP 58205698 A JP58205698 A JP 58205698A JP 20569883 A JP20569883 A JP 20569883A JP H0325056 B2 JPH0325056 B2 JP H0325056B2
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- mosfet
- bipolar transistor
- electronic switch
- control signal
- series
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- 238000011084 recovery Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/107—Modifications for increasing the maximum permissible switched voltage in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
Landscapes
- Electronic Switches (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Air Bags (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、MOSFET（MOS電界効果トランジ
スタ）とバイポーラトランジスタとを備え、バイ
ポーラトランジスタのエミツタがMOSFETに接
続されている電子スイツチに関する。
スタ）とバイポーラトランジスタとを備え、バイ
ポーラトランジスタのエミツタがMOSFETに接
続されている電子スイツチに関する。
MOSFETとバイポーラトランジスタとを備え
た電子スイツチは、例えば刊行物“Elektronik”、
23／1981、第93〜96頁に記載されている。この回
路は、例えば300V以上の高耐圧のMOSFETが比
較的高いオン抵抗Rpoを有することを考慮してい
る。バイポーラトランジスタとMOSFETとの組
合せは、僅かのオン抵抗を有する低耐圧の
MOSFETと、相応せる高耐圧のMOSFETより
も低いオン抵抗を有する高耐圧バイポーラトラン
ジスタとを使用することを可能にする。上述の直
列回路の欠点は、バイポーラトランジスタの過制
御を防止するために、バイポーラトランジスタに
対して特別な直流電圧源か、または動的に変成器
を介して充電されるコンデンサ（このコンデンサ
の容量はスイツチのスイツチング周波数に合わせ
て選定されなければならない）が必要であるとい
うところにある。
た電子スイツチは、例えば刊行物“Elektronik”、
23／1981、第93〜96頁に記載されている。この回
路は、例えば300V以上の高耐圧のMOSFETが比
較的高いオン抵抗Rpoを有することを考慮してい
る。バイポーラトランジスタとMOSFETとの組
合せは、僅かのオン抵抗を有する低耐圧の
MOSFETと、相応せる高耐圧のMOSFETより
も低いオン抵抗を有する高耐圧バイポーラトラン
ジスタとを使用することを可能にする。上述の直
列回路の欠点は、バイポーラトランジスタの過制
御を防止するために、バイポーラトランジスタに
対して特別な直流電圧源か、または動的に変成器
を介して充電されるコンデンサ（このコンデンサ
の容量はスイツチのスイツチング周波数に合わせ
て選定されなければならない）が必要であるとい
うところにある。
本発明の目的は、上述のような電子スイツチ
を、その動作をスイツチング周波数に依存せずか
つバイポーラトランジスタのための特別な直流電
圧源が必要でないように改善することにある。
を、その動作をスイツチング周波数に依存せずか
つバイポーラトランジスタのための特別な直流電
圧源が必要でないように改善することにある。
上述の目的を達成するため、本発明において
は、冒頭に記載した電子スイツチにおいて、 ａ） バイポーラトランジスタとMOSFETとの
直列回路に別のMOSFETと閾値素子との直列
回路が並列接続され、 ｂ） その閾値素子はバイポーラトランジスタの
ベースとこのバイポーラトランジスタに接続さ
れていないほうのMOSFET端子との間にあ
り、 ｃ） 両MOSFETのゲートに制御信号が導かれ
る ようにする。
は、冒頭に記載した電子スイツチにおいて、 ａ） バイポーラトランジスタとMOSFETとの
直列回路に別のMOSFETと閾値素子との直列
回路が並列接続され、 ｂ） その閾値素子はバイポーラトランジスタの
ベースとこのバイポーラトランジスタに接続さ
れていないほうのMOSFET端子との間にあ
り、 ｃ） 両MOSFETのゲートに制御信号が導かれ
る ようにする。
また本発明においては、MOSFET（第１の
MOSFET）とバイポーラトランジスタとを備
え、そのバイポーラトランジスタの１つのコレク
タ・エミツタ区間とMOSFETのドレイン・ソー
ス区間とが直列に接続されている電子スイツチに
おいて、 ａ） ダーリントン増幅器の終段のバイポーラト
ランジスタのエミツタが第１のMOSFETに直
列に接続されていること、 ｂ） その終段のバイポーラトランジスタと第１
のMOSFETとの直列回路に、第２の
MOSFETと閾値素子との直列回路が並列接続
されていること、 ｃ） その閾値素子はダーリントン増幅器の最前
段のバイポーラトランジスタのベースと第１の
MOSFETの前記終段のバイポーラトランジス
タと接続されていないほうの端子との間に接続
されていること、 ｄ） 両MOSFETのゲートに制御信号が導かれ
るようになつている ものである。
MOSFET）とバイポーラトランジスタとを備
え、そのバイポーラトランジスタの１つのコレク
タ・エミツタ区間とMOSFETのドレイン・ソー
ス区間とが直列に接続されている電子スイツチに
おいて、 ａ） ダーリントン増幅器の終段のバイポーラト
ランジスタのエミツタが第１のMOSFETに直
列に接続されていること、 ｂ） その終段のバイポーラトランジスタと第１
のMOSFETとの直列回路に、第２の
MOSFETと閾値素子との直列回路が並列接続
されていること、 ｃ） その閾値素子はダーリントン増幅器の最前
段のバイポーラトランジスタのベースと第１の
MOSFETの前記終段のバイポーラトランジス
タと接続されていないほうの端子との間に接続
されていること、 ｄ） 両MOSFETのゲートに制御信号が導かれ
るようになつている ものである。
以下、図面を参照しながら、本発明を実施例に
ついて詳細に説明する。
ついて詳細に説明する。
実施例 １
第１図によるスイツチは高耐圧のバイポーラト
ランジスタ１と比較的耐圧の低いMOSFET２と
の直列回路を有する。この直列回路は負荷５を介
して供給電圧UBにつながつている。バイポーラ
トランジスタとMOSFETとからなる上述の直列
回路には、別のMOSFET３と閾値素子４とから
なる直列回路が並列接続されている。ツエナーダ
イオード、またはダイオード、または直列接続ダ
イオード群からなる閾値素子４は、バイポーラト
ランジスタ１のベースとMOSFET２の端子のう
ちバイポーラトランジスタ１と接続されていない
ほうの端子（この場合にはソース端子）との間に
接続されている。別のMOSFET３は供給電圧UB
に対して設計され、したがつて高耐圧である。両
MOSFET２，３のゲートは制御電圧u1が印加さ
れる入力端子に接続されている。
ランジスタ１と比較的耐圧の低いMOSFET２と
の直列回路を有する。この直列回路は負荷５を介
して供給電圧UBにつながつている。バイポーラ
トランジスタとMOSFETとからなる上述の直列
回路には、別のMOSFET３と閾値素子４とから
なる直列回路が並列接続されている。ツエナーダ
イオード、またはダイオード、または直列接続ダ
イオード群からなる閾値素子４は、バイポーラト
ランジスタ１のベースとMOSFET２の端子のう
ちバイポーラトランジスタ１と接続されていない
ほうの端子（この場合にはソース端子）との間に
接続されている。別のMOSFET３は供給電圧UB
に対して設計され、したがつて高耐圧である。両
MOSFET２，３のゲートは制御電圧u1が印加さ
れる入力端子に接続されている。
動作説明のために、制御電圧が入力されておら
ず、したがつて電子スイツチは阻止状態にあるも
のとする。その際、バイポーラトランジスタ１と
MOSFET２との直列回路の出力端には供給電圧
UBに相当する電圧u3が生じている。制御電圧u1
の印加時にはMOSFET２および３が導通制御さ
れる。この制御御はMOSFETにおける誘電損失
を除いて無電力である。この際、MOSFET３を
通して電流i1が流れるのに対して、MOSFET２
は最初は無電流のままである。なぜならばバイポ
ーラトランジスタ１がまだ阻止状態にあるからで
ある。しかし、トランジスタ１のエミツタ電位が
零に向かう。それにより、電流i1の少なくとも一
部がベース電流としてバイポーラトランジスタ１
へ流入し、このスイツチ１をオンする。閾値素子
４の閾値電圧がバイポーラトランジスタ１のベー
ス・エミツタ間抵抗とMOSFET２のドレイン・
ソース間抵抗との和よりも高い場合には、閾値素
子４を通る電流は全くない。負荷電流は今やほと
んど完全に電流i2としてバイポーラトランジスタ
１およびMOSFET２を通して流れる。
MOSFET３を通してはバイポーラトランジスタ
１のための制御電流のみが流れる。この電流は一
般に僅かであるため、比較的高抵抗のMOSFET
３における損失は無視できるほど僅かである。電
子スイツチは入力電圧u1が零になつたとき阻止状
態となる。
ず、したがつて電子スイツチは阻止状態にあるも
のとする。その際、バイポーラトランジスタ１と
MOSFET２との直列回路の出力端には供給電圧
UBに相当する電圧u3が生じている。制御電圧u1
の印加時にはMOSFET２および３が導通制御さ
れる。この制御御はMOSFETにおける誘電損失
を除いて無電力である。この際、MOSFET３を
通して電流i1が流れるのに対して、MOSFET２
は最初は無電流のままである。なぜならばバイポ
ーラトランジスタ１がまだ阻止状態にあるからで
ある。しかし、トランジスタ１のエミツタ電位が
零に向かう。それにより、電流i1の少なくとも一
部がベース電流としてバイポーラトランジスタ１
へ流入し、このスイツチ１をオンする。閾値素子
４の閾値電圧がバイポーラトランジスタ１のベー
ス・エミツタ間抵抗とMOSFET２のドレイン・
ソース間抵抗との和よりも高い場合には、閾値素
子４を通る電流は全くない。負荷電流は今やほと
んど完全に電流i2としてバイポーラトランジスタ
１およびMOSFET２を通して流れる。
MOSFET３を通してはバイポーラトランジスタ
１のための制御電流のみが流れる。この電流は一
般に僅かであるため、比較的高抵抗のMOSFET
３における損失は無視できるほど僅かである。電
子スイツチは入力電圧u1が零になつたとき阻止状
態となる。
実施例 ２
第１図に示した電子スイツチは、例えばモータ
制御用変換器において現われるようなフリーホイ
ーリング動作を有する誘導性負荷にも僅かの変形
によつて適用することができる。かかるスイツチ
が第２図に示されている。ここでは負荷インダク
タンス要素６とフリーホイーリングダイオード７
とからなる。かかる装置は例えば数十ｋHzの制御
周波数で運転される。この場合に平均負荷電流Ｉ
が休止期間においてフリーホイーリングダイオー
ド７を介して導かれる。電子スイツチが投入され
ると、電子スイツチはダイオード７のターンオフ
まで短絡状態で動作し、極めて厳しい責務を負わ
される。
制御用変換器において現われるようなフリーホイ
ーリング動作を有する誘導性負荷にも僅かの変形
によつて適用することができる。かかるスイツチ
が第２図に示されている。ここでは負荷インダク
タンス要素６とフリーホイーリングダイオード７
とからなる。かかる装置は例えば数十ｋHzの制御
周波数で運転される。この場合に平均負荷電流Ｉ
が休止期間においてフリーホイーリングダイオー
ド７を介して導かれる。電子スイツチが投入され
ると、電子スイツチはダイオード７のターンオフ
まで短絡状態で動作し、極めて厳しい責務を負わ
される。
スイツチ自身が第１図によるものと相違すると
ころは、主としてMOSFET２に制御信号u1が遅
延素子８を介して導かれるようになつている点で
ある。この遅延素子８はMOSFET２を導通状態
に制御する極性の電圧に対して有効である。これ
は遅延素子８を橋絡するダイオード９によつて示
されている。MOSFET２の遮断時にはそのゲー
ト・ソース間静電容量を速やかに放電させ、トラ
ンジスタを速やかに阻止することができる。遅延
素子８は例えば抵抗からなる。
ころは、主としてMOSFET２に制御信号u1が遅
延素子８を介して導かれるようになつている点で
ある。この遅延素子８はMOSFET２を導通状態
に制御する極性の電圧に対して有効である。これ
は遅延素子８を橋絡するダイオード９によつて示
されている。MOSFET２の遮断時にはそのゲー
ト・ソース間静電容量を速やかに放電させ、トラ
ンジスタを速やかに阻止することができる。遅延
素子８は例えば抵抗からなる。
制御電圧u1の印加時には遅延素子８のためにま
ずMOSFET３が投入される。その際、電流はま
ず閾値素子４を介してのみ流れる。この閾値素子
は既に述べたようにツエナーダイオード、または
ダイオードに、または直列接続ダイオード群１４
からなる。ダイオードの微分抵抗により
MOSFET３に負帰還作用がもたらされ、これに
よつて上述の短絡状態において発生する尖頭電流
が効果的に制限される。遅延時間Ｔ後に
MOSFET２も投入され、バイポーラトランジス
タ１のエミツタ電位が低下する。それにより電流
i1が制御電流としてトランジスタ１へ移り、この
トランジスタ１を導通させる。これにより負荷電
流は大部分電流i2としてトランジスタ１，２を通
して流れる。
ずMOSFET３が投入される。その際、電流はま
ず閾値素子４を介してのみ流れる。この閾値素子
は既に述べたようにツエナーダイオード、または
ダイオードに、または直列接続ダイオード群１４
からなる。ダイオードの微分抵抗により
MOSFET３に負帰還作用がもたらされ、これに
よつて上述の短絡状態において発生する尖頭電流
が効果的に制限される。遅延時間Ｔ後に
MOSFET２も投入され、バイポーラトランジス
タ１のエミツタ電位が低下する。それにより電流
i1が制御電流としてトランジスタ１へ移り、この
トランジスタ１を導通させる。これにより負荷電
流は大部分電流i2としてトランジスタ１，２を通
して流れる。
バイポーラトランジスタ１が過負荷にならない
ことを保証するためには遅延時間Ｔはダイオード
７のターンオフ時間よりも大きく選定することが
望ましい。これにより、トランジスタ１を通る言
うに足る電流は電圧u3が既に低下したときにはじ
めて流れ始める。この関係は第３図に示されてい
る。閾値素子として使用されるツエナーダイオー
ドのツエナー電圧がトランジスタ１のベース・エ
ミツタ間電圧とMOSFET２のソース・ドレイン
間電圧との和よりも大きくなると、電流i1の全部
が制御電流としてトランジスタ１へ流れる。１つ
又は複数のダイオードを使用する場合には、これ
らのダイオードの閾電圧は上述の電圧の和よりも
大きくなければならない。
ことを保証するためには遅延時間Ｔはダイオード
７のターンオフ時間よりも大きく選定することが
望ましい。これにより、トランジスタ１を通る言
うに足る電流は電圧u3が既に低下したときにはじ
めて流れ始める。この関係は第３図に示されてい
る。閾値素子として使用されるツエナーダイオー
ドのツエナー電圧がトランジスタ１のベース・エ
ミツタ間電圧とMOSFET２のソース・ドレイン
間電圧との和よりも大きくなると、電流i1の全部
が制御電流としてトランジスタ１へ流れる。１つ
又は複数のダイオードを使用する場合には、これ
らのダイオードの閾電圧は上述の電圧の和よりも
大きくなければならない。
制御電圧u1が零に等しくなつたとき、
MOSFET２および３が同時に阻止される。バイ
ポーラトランジスタ１のエミツタは無電流とな
り、電流i2は蓄積電荷により今やコレクタ・ベー
ス区間を通つて流れる。それにより出力電圧u3の
立上がりの開始が遅らされる。しかし、その立上
がり自身は、ベース・コレクタpn接合の静電容
量が放電させられるだけですむことから速やかに
経過する。１つのダイオードでは熱的過負荷に関
係する上述の第２のブレークオーバの場合が生じ
得ないので、バイポーラトランジスタ１は最大許
容ベース・コレクタ間阻止電圧に相当する阻止電
圧を要求される。これは最大許容エミツタ・コレ
クタ間阻止電圧よりも高い。
MOSFET２および３が同時に阻止される。バイ
ポーラトランジスタ１のエミツタは無電流とな
り、電流i2は蓄積電荷により今やコレクタ・ベー
ス区間を通つて流れる。それにより出力電圧u3の
立上がりの開始が遅らされる。しかし、その立上
がり自身は、ベース・コレクタpn接合の静電容
量が放電させられるだけですむことから速やかに
経過する。１つのダイオードでは熱的過負荷に関
係する上述の第２のブレークオーバの場合が生じ
得ないので、バイポーラトランジスタ１は最大許
容ベース・コレクタ間阻止電圧に相当する阻止電
圧を要求される。これは最大許容エミツタ・コレ
クタ間阻止電圧よりも高い。
上述の回路はバイポーラトランジスタの制御の
ために付加的な電圧源をなんら必要しないという
利点を有する。さらに、スイツチは閾値素子とし
て１つまたは複数のダイオードを使用するときに
は逆電流を通さない。これにより例えばブリツジ
回路の場合に容量にフリーホイーリングダイオー
ドを並列接続することができる。MOSFETは全
く逆電流を導かないために、公知の転流時におけ
るdv／dtの問題がなくなる。
ために付加的な電圧源をなんら必要しないという
利点を有する。さらに、スイツチは閾値素子とし
て１つまたは複数のダイオードを使用するときに
は逆電流を通さない。これにより例えばブリツジ
回路の場合に容量にフリーホイーリングダイオー
ドを並列接続することができる。MOSFETは全
く逆電流を導かないために、公知の転流時におけ
るdv／dtの問題がなくなる。
第２図に関してはMOSFET２に制御電圧が遅
延素子８を介して導かれているが、適当に時間的
なずれをもつた特別の発信源によつても制御する
こともできる。
延素子８を介して導かれているが、適当に時間的
なずれをもつた特別の発信源によつても制御する
こともできる。
実施例３
第１図および第２図の回路は、MOSFET２に
直列に接続されている単一のバイポーラトランジ
スタ１の代りに、MOSFET２に２つ又は３つの
バイポーラトランジスタからなるダーリントン増
幅器を直列に接続することによつて変形すること
ができる。２つのバイポーラトランジスタ１およ
び１０からなるダーリントントランジスタ増幅器
を備えた回路が第４図に示されている。ここでは
メインバイポーラトランジスタ１のエミツタ・コ
レクタ区間がMOSFET２のドレイン・ソース区
間に直列に接続されている。別のMOSFET３と
閾値素子４とからなる直列回路がバイポーラトラ
ンジスタ１とMOSFET２との直列回路に並列接
続されている。閾値素子４はダーリントン増幅器
の前段トランジスタ１０のベースとMOSFET２
のソースとの間にある。
直列に接続されている単一のバイポーラトランジ
スタ１の代りに、MOSFET２に２つ又は３つの
バイポーラトランジスタからなるダーリントン増
幅器を直列に接続することによつて変形すること
ができる。２つのバイポーラトランジスタ１およ
び１０からなるダーリントントランジスタ増幅器
を備えた回路が第４図に示されている。ここでは
メインバイポーラトランジスタ１のエミツタ・コ
レクタ区間がMOSFET２のドレイン・ソース区
間に直列に接続されている。別のMOSFET３と
閾値素子４とからなる直列回路がバイポーラトラ
ンジスタ１とMOSFET２との直列回路に並列接
続されている。閾値素子４はダーリントン増幅器
の前段トランジスタ１０のベースとMOSFET２
のソースとの間にある。
第４図による装置においても、第２図による装
置の場合と同様に、MOSFET２を導通制御する
極性の制御信号のときに有効に働く遅延素子８を
挿入することができる。
置の場合と同様に、MOSFET２を導通制御する
極性の制御信号のときに有効に働く遅延素子８を
挿入することができる。
第１図は本発明の第１実施例を示す回路図、第
２図は本発明の第２実施例を示す回路図、第３図
は第２図についての回路動作説明図、第４図は本
発明の第３実施例を示す回路図である。 １…バイポーラトランジスタ、２…第１の
MOSFET、３…第２のMOSFET、４…閾値素
子、８…遅延素子、１４…直列接続ダイオード群
（閾値素子）。
２図は本発明の第２実施例を示す回路図、第３図
は第２図についての回路動作説明図、第４図は本
発明の第３実施例を示す回路図である。 １…バイポーラトランジスタ、２…第１の
MOSFET、３…第２のMOSFET、４…閾値素
子、８…遅延素子、１４…直列接続ダイオード群
（閾値素子）。
Claims (1)
- 【特許請求の範囲】 １ MOSFET（第１のMOSFET）とバイポーラ
トランジスタとを備え、そのバイポーラトランジ
スタのエミツタが前記MOSFETに接続されてい
る電子スイツチにおいて、 ａ） 前記バイポーラトランジスタと第１の
MOSFETとの直列回路に、第2MOSFETと閾
値素子との直列回路が並列接続されているこ
と、 のｂ） 前記閾値素子は前記バイポーラトランジ
スタのベースと前記第１のMOSFETの前記バ
イポーラトランジスタに接続されていないほう
の端子との間に接続されていること、 ｃ） 両MOSFETのゲートに制御信号が導かれ
るようになつていること を特徴とする電子スイツチ。 ２ 閾値素子は１つのダイオード又は直列接続さ
れた複数のダイオードからなることを特徴とする
特許請求の範囲第１項記載の電子スイツチ。 ３ 閾値素子はツエナーダイオードであることを
特徴とする特許請求の範囲第１項記載の電子スイ
ツチ。 ４ 第１のMOSFETには第２のMOSFETに導
かれる制御信号が遅延素子を介して導かれ、その
遅延素子は第１のMOSFETを導通制御する極性
の制御信号の場合に動作することを特徴とする特
許請求の範囲第１項ないし第３項のいずれか１項
に記載の電子スイツチ。 ５ 遅延素子はダイオードを並列接続された抵抗
であることを特徴とする特許請求の範囲第４項記
載の電子スイツチ。 ６ 第１のMOSFETのゲートには別の制御信号
源から制御信号が導かれることを特徴とする特許
請求の範囲第１項ないし第３項のいずれか１項に
記載の電子スイツチ。 ７ MOSFET（第１のMOSFET）とバイポーラ
トランジスタとを備え、そのバイポーラトランジ
スタの１つのコレクタ・エミツタ区間と
MOSFETのドレイン・ソース区間とが直列に接
続されている電子スイツチにおいて、 ａ） ダーリントン増幅器の終段のバイポーラト
ランジスタのエミツタが第１のMOSFETに直
列に接続されていること、 ｂ） その終段のバイポーラトランジスタと第１
のMOSFETとの直列回路に、第２の
MOSFETと閾値素子との直列回路が並列接続
されていること、 ｃ） その閾値素子はダーリントン増幅器の最前
段のバイポーラトランジスタのベースと第１の
MOSFETの前記終段のバイポーラトランジス
タと接続されていないほうの端子との間に接続
されていること、 ｄ） 両MOSFETのゲートに制御信号が導かれ
るようになつていること を特徴とする電子スイツチ。 ８ 第１のMOSFETには第２のMOSFETに導
かれる制御信号が遅延素子を介して導かれ、その
遅延素子は第１のMOSFETを導通制御する極性
の制御信号の場合に動作することを特徴とする特
許請求の範囲第７項記載の電子スイツチ。
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