JPS62231518A - 導電率変調電界効果トランジスタの高速スイツチ・オフ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ・〈産業上の利用分野〉 この発明は、導電率変調電界効果トランジスタすなわち
Ｃ０ＭＦＥＴのドレン−ソース導電路をスイッチ・オフ
する回路に関する。

〈発明の背景〉 １９８５年１１月発行の「ソリッド　ステート　チク／
　ａ　シ（ＳＯＬより　５ＴＡＴＥ　ＴＥＣＥ（ＮＯＬ
Ｏ＆Ｙ　）　Ｊ　Ｏ第１２１〜１２８頁に掲載されてい
るホイートレイ（Ｃ０Ｆ、　ｗｈｅａｔｌｅｙ、　Ｊｒ
　）氏オヨび）’　ｔｖ　二（Ｇ、　Ｍ、　Ｄｏｌｎ７
　）氏の論文「ＣＯＭ　Ｆ　Ｅ　Ｔ　−−Ｔｈｅ　Ｕｌ
ｔｉ、ｍａｔｅ　Ｐｏｗｅｒ　Ｄｅ−ｖｉｃｅ　；　Ａ
　Ｇｅｎｅｒａｌ　５ｔｕｄｙ　ｏｆ　Ｐｏｗｅｒ　Ｄ
ｅｖｉｃｅｓ　Ｊには、Ｃ０ＭＦＥＴについての一般的
な背景技術が示されている。上記の論文は本願明細書中
でも引用さ、れている。

Ｃ０ＭＦＥＴは絶縁ゲート制御電極を有し、六方回路に
必要とする電力を低減し、一般にその六方回路を簡単に
することができる。しかしながら、ソー　ス−ドレン回
路はバイポーラ・トヲンジヌタノエミツターコレクタ回
路と同様に１平方センチメートル当シ数百アンペアの電
流密度で導通させる。ことができるが、ソースからドレ
ンへの順方向電圧降下は僅か１ボ／＋／　）かそこらで
ある。この低い順方向電圧降下は高電流密度において得
られるものであるが、これはアノード領域を形成する高
抵抗エピタキシャル層を導電率変調する少数キャリヤが
存在するからである。このような装置では。

少数キャリヤのゆつくシとした再結合によって生ずるス
イッチ・オフのテール部により中程度のスイッチング速
度（ミリ秒の分数値の程度）が得られるにすぎない。さ
らにＣ０ＭＦＥＴ構造中に寄生シリコン制御整流器を生
じさせてラッチアップする好ましくない傾向がある。

スイッチング期間中の電力損失を減少させるために、Ｃ
０ＭＦＥＴを出来るだけ高速でスイッチ・オン、スイッ
チ・オフすることが望ましい。低内部抵抗をもった電圧
源からＣ０ＭＦＥＴのゲートを駆動すれば、その抵抗と
Ｃ０ＭＦＥＴのゲート容量との積であるＲＣ時定数は小
さくなり、高速スイッチングが得られる。このような高
速スイッチングでは、Ｃ０ＭＦＥＴはラッチアップに向
う傾向を示し、ゲート電極に供給される電圧による制御
の損失をきたすという好ましくない結果が生ずる。

ラッチアップの期間中にＣ０ＭＦＥＴで利用されるエネ
ルギが注意深く制限されていないと、ラッチアップによ
り装置は破壊してしまう。

〈発明の概要〉 スイッチ・オンの速さがどうであれ、ソース−ドレン間
に本質的に短絡導電路を形成するためにＧＯＭＦ　Ｅ　
Ｔをスイッチングしても、ラッチアップの問題は生じな
いことを本願発明者は発見した。本願発明者は、ソーヌ
ードシン間の回路を本質的に開く目的でＣ０ＭＦＥＴを
急速にスイッチ・オフするときにのみラッチアップが生
ずる可能性のあることを発見した。さらに、本願発明者
はソーヌードシン間電圧が低いときにラッチアップは最
も生じ易く、またその時間導関数α（■Ｄｓ）／ｄｔが
かなり小さいときにもラッチアップは生ずる可能性のあ
ることを発見した。

上記のような観察結果に基づいて、本願発明者はラッチ
アップを防止したＣ０ＭＦＥＴ用の高速スイッチ・オフ
回路を構成した。この発明の回路では、振幅の減少した
スイッチ・オフ電流が最初にＣＯＭＦＥ、Ｔのゲート電
極に供給される。その後、Ｃ０ＭＦＥＴのソース電極と
ドレン電極との間の電圧が、振幅の増大したスイッチ・
オフ電流が上記ＣＯＭＦＥＥＴのゲート電極に供給され
てもラッチアップが生じないような値に上昇させられた
とき、その振幅の上昇したスイッチ・オフ電流はＣＯＭ
ＦＥＦＴのゲート電極に供給されて、それが非導通状態
に切換わる速さを高める。この発明の好ましい実施例で
は、Ｃ０ＭＦＥＴのソース電極トドレン電極との間の電
圧の振幅は、増大したスイッチ・オフ電流の供給を制御
するために感知される。

・　〈実施例の説明〉 第１図はＣ０ＭＦＥＴ　１０用の等何回路を示す。

Ｃ０ＭＦＥＴ　１０はソース接続１１、ドレン接続１２
、およびゲート接続１３を具備している。その構造はｎ
チャンネル縦型溝ａ金属酸化物半導体電界効果トランジ
スタ（ＭＯＳＦＥＴ）と類似しており、アノード領域と
して作用する？エピタキシャル層に隣接するｎドレン領
域をもっている。Ｃ０ＭＦＥＴ４０のドレン接続１２に
オーム接触し且つ接続されたこのアノード領域は、等価
ｐｎｐバイポーラ・トランジスタ１４のエミッタ領域で
ある。等価ｐｎｐバイホーフ・トランジスタ１４のコレ
クタは等価ｎｐｎ　／＜イポーラ・トランジスタ１５の
ベースに接続サレ、等価ｎｐｎバイポーフ・トランジス
タ１５のエミッタ領域はＣ０ＭＦＥＴ　１０のソース接
続上１にオーム接触し且つこれに接読されている。等価
ｎｐｎバイポーラ・トランジスタ１５のコレクタは、シ
リコン制ｉ　ｕ　流器の等何回路となる再生帰還ラッチ
回路構成を完成スる等価ｐｎｐバイポーラ・トランジス
タ１４ノベースに接続されている。ラッチアップ、すな
わち７リコン制御整流器作用は、等価ｎｐｎバイボーヲ
・トランジスタ１５のベース−エミッタ間接合を充分に
大きなコンダクタンス１６で側路することによって防止
することができる。等価ｐｎｐバイポーラ・トランジス
タ１４を流れるコレクタ電流に応答するコンダクタンス
１６の両端間の電圧降下は、ソース接、読１１を流れる
電流が特定された限界値を超過しない限り等価ｎｐｎバ
イポーラ・トランジスタ１５のベース−エミッタ接合を
順バイアスする程充分に大きくはない。

等価バイポーラ・トランジスタ１４および１５が高い導
通状態になったとき、ソース接続１１とドレン接続１２
との間の電圧は、コンダクタンス１６の電圧降下と等価
トランジスタ１４のエミッターコレクタ飽和電圧■ｓＡ
Ｔとの和に実質的に等しい値に降下する。これには等価
ｐｎｐバイポーヲ・トランジスタ１４の等価コレクター
ベース間容量１７の放電を伴なう。容量１７は一定の値
ではなく、等価ｐｎｐバイポーラ・トランジスタ１４の
コレクターペース間電圧がそのコレクターベース接合を
強く逆バイアスしていないときはより大きくなる。

等価ｐｎｐバイポーラ・トランジスタ１４のエミッター
コレクタ電路中の導通が急速に遮断すると、容［Ｘ７を
再充電するために変位電流が流れる。等価ｐｎｐ）フン
ジスタ１４のコレクターベース接合が強く逆バイアスさ
れていないときは、容量１７は大きいので、上記の変位
電流は最初大である。この変位電流によりコンダクタン
ス１６の両端間Ｋ、その間の静的電圧降下を増大させる
電圧降下の動的成分を発生させる。コンダクタンス１６
の両端間の全電圧降下は、等価ｎｐｎバイポーラ・トラ
ンジスタ１５のベース−エミッタ接合を順バイアスする
のに充分な大きさになり好ましくないものとなる。

もし、このような事態が発生すると、等価バイポーラ・
トランジスタ１４および１５の再生的ループ接続はラッ
チアップ状態になる。これが本願発明が防止することを
目的としているラッチアップ状態である。

実際には、縦型構造パワーＭＯＳＦＥＴは、エンハンス
メント・モードの等価ｎチャンネルＭ　ＯＳ　ＦＦｌ：
Ｔｌａと、デプリーション−モード、縦型構造の等価ｎ
チャンネル接合分離ゲート電界効果トランジスタ（ＪＦ
ＥＴ　）　１９　　とのカスコード接続である。

等価ＭＯ３ＦＥＴ１８Ｃ１ゲ−）ＮＷｉ　はＣ０ＭＦＥ
Ｔ　１０のゲート接続１３になっている。等価ＭＯ３Ｆ
ＥＴ１８のソース領域は、先にソース接続１１にオーム
接触し且つ接続されていると述べた等価ｎｐｎバイポー
ラ・トランジスタ１５のエミッタ領域ト同シｎ＋領域で
ある。このｎ＋領領域分離用Ｐ領域によって囲まれてい
る。等価ＪＦＥＴ１９のゲート領域はソース接続１１に
オーム接触し且つ接続されたこのＰ領域の一部分である
。等価ＭＯ３ＦＥＴ　１８のドレン領域は等価ＪＦＥＴ
１９のソース領域と同じであり、分離用Ｐ領域に隣接す
るｎエピタキシャル領域の表面における電極のシートか
ら形成された静電誘導ｎ領域である。この静電誘導ｎ領
域は等価Ｊ　ＦＥＴ１９のソース・ホロワ動作によって
ソース接Ｍｒ、　１１における電位に近い値に保持され
ている。これにより、等価ＭＯ３ＦＥＴ１８の電力消費
を過大にさせ、その結果これを破壊に至らしめるような
大電圧がソース接続１１とドレン接続１２との間に生じ
させる心配なしに上記等価ＭＯ３ＦＥＴＩｓを小チャン
ネル長の装置にすることができる。等価ＪＦＥＴ１９の
ドレン領域は等価ｐｎｐバイポーラ・トランジスタ１４
のベース領域と同じｎ領域である。このｎ領域は、これ
とＰ＋アノード領域との整流接続によってドレン接続１
２の電位のｘ”ＢＥ以内に保たれている。

このアノード領域は等価ｐｎｐバイポーフ・トランジス
タ１４のエミッタ領域で、ドレン接続１２に接続するた
めにオーム接触している。

本願発明者は、ラッチアップの現象を詳細に調べるため
に種々実験を行った。この実験の結果、容量１７の再充
電期間中に流れる変位電流はコンダクタンス１６の両端
間の電圧降下を増大させ、等価バイポーラ・トランジス
タ１４および１５のシリコン制御整流器接続のラッチア
ップを生じさせるという本願発明者の予想を確なものに
した。試験回路としては、電流整流ダイオード２ｏが含
まれていない点を除けば第２図および第３図に示す回路
と同様な回路を使用した。この試験回路では、ソース接
地Ｃ０ＭＦＥＴｌ０にはそのドレンを動作電圧■ＤＤの
電圧源に接続する抵抗性負荷２１が設けられている０通
常、ラッチアップが生ずるとＣ０ＭＦＥＴを破壊するが
、ラッチアップ期間に電流の流れを保持するために使わ
れるエネルギが厳格に制限されていると、ラッチアップ
が生じても破壊されるのを避けることができる。これに
よりラッチアップの発生に関する調査が容易になる。ゲ
ート駆動信号電圧源２４とＣ０ＭＦＥＴｌ０との間には
直列抵抗２２および２３からなるゲート駆動抵抗が接続
されてぃる。最初の研究調査では、このゲート駆動抵抗
およびドレン負荷抵抗２１として各種の値のものを使用
した。ゲート駆動抵抗（２２＋２３　）が減少すると、
発生するラッチアンプの開始は若干生じ易くなシ、ドレ
ン負荷抵抗２１が増大するとラッチアップの開始は若干
生じ難くなる。このことは、もしく１　（ＶＤＳ　）／
ｄｔがよシ小さく保たれていると、ラッチアップの開始
は若干発生し難くなることを示唆している。

次に、第２図に示すように、ゲート駆動抵抗の部分２３
を図示のように極性の定められた電流整流ダイオード２
０で側路することによシ試験回路を変形した。第２図の
回路では、ダイオード２０を追加してもラッチアップの
開始には影響を与えることはない。ダイオード２０が導
通してゲート駆動抵抗の部分２３を側路するスイッチ・
オンの期間中のみ、上記ダイオード２０は回路の動作に
変化を与えることができる。そのため、ラッチアップは
ＯＯＭＦ”１ＧＴＩＯのスイッチオンには関係しないこ
とが判った。

次に試験回路を第３図に示すように電流整流ダイオード
２０の極性を反転することによシ変更した。

このように極性の定められたダイオード２ｏを追加する
と、このダイオードは元の試験回路を修正するためにス
イッチ・オフの期間中のみ導通することができ、ラッチ
アップの開始をよジ生じ易くする。これによシ、ラッチ
アップはＣ０ＭＦＥＴ　１０のスイッチ・オフに関連し
ていることが確められた。

ｄ（ｖＤＳ　）　／ｄｔに対するラッチアップの感度を
試験するために、第４図に示すよって元の試験回路に可
変容量２５を付加した。、ラッチアップを生じさせるの
に必要な条件のセットはオンロスコープでｖＤｓを観察
することによシ決定された。ラッチアップの開始はｖＤ
ｓの急速な増加部分には無関係なことが判った。すなわ
ち、ラッチアップは本質的には容量２５の値によって影
響を受けないことが観察された。本願発明者は、従来の
観察は根拠のあるものであると仮定して、ｖＤｓがなお
小さな値であシ、またｄ（ｖＤＳ　）　／ｄｔが相対的
にかなり小さくても、付帯するｄ（Ｖｐｓ）　／ｄｔが
存在すれば、ラッチアップはターン・オフの期間中に生
ずるにちがいないと結論づけた。

この結論を試験するために、元の試、検回路を第５図に
示すような回路に修正した。ＭＯＳＦＥＴ２６は補助ゲ
ート！＠に１ｊＪ信号電圧源２７から抵抗２８を経てそ
のゲート電極に供給される正方向駆動信号によってオン
状態に切換えられる、すなわちスイッチ・オンされる。

この駆動信号の正方向の変移は、Ｃ０ＭＦＥＴ１０を遮
断する（スイッチ・オフする）ために電圧源２４から駆
動信号の負方向変移が供給された後、調整可能な遅延を
伴って生ずる。従って、Ｃ０ＭＦＥＴｌ０は、ＶＤＳが
ラッチアップの生ずる可能性のある低ＶＤＳの範囲を越
えて充分知大きくなるまで、ゲート駆動信号″岨圧源２
４よシゲート駆動抵抗（２２＋２３）を経て供給される
信号によって非導通状態に駆動される可能性がある。次
に、ＭＯＳＦＥＴ２６が導通状態に切換えられると、ゲ
ート駆動信号は抵抗２９によって与えられる相当に低い
ゲート駆動抵抗を経て００ＭＦＥＴｌ０に供給される。

この第５図の試験回路を使用すると、Ｃ０ＭＦＦ１Ｔ　
Ｎｏの”ＤＳが所定の値に則すると直ぐにＭＯ３ＦＩｉ
ＥＴ２ａが導通状態になって、所定のラッチアラグミ流
を生じさせるということが判る。

本願発明者は、これらの試験結果は、次に述べるように
破壊的なラッチアップを避けつ！ｈ　Ｃ０ＭＦＥＴをよ
υ急速にスイッチ・オフできるということを示している
と分析した。Ｃ０ＭＦＥＴのゲート１！極に最初振幅の
減少したスイッチ・オフ電流を供給するための手段が設
けられている。また、Ｃ０ＭＦＥＴの”ＤＳが振幅の増
大したスイッチ・オフ電流でラッチアップが生ずる可能
性のあるｖＤｓの範囲から充分に大きくなった後に、引
続いて上記振幅の増大したスイッチ・オフ電流をＣ０ｔ
ＶＩＰＥＴのゲート電極に供給する手段が設けられてい
る。

この後者の手段は、Ｃ０ＭＦＥＴについてのどのような
特定のドレン負荷に対してもＶＤｓの上昇時間特性につ
いての予備知識なしに動作することができるものである
。これを行なうための次のような方法について考察して
みる。制御信号に応答して、Ｃ０ＭＦＥＴのゲート電極
に振幅の増大したスイッチ・オフ眠流を選択的に供給す
るための手段が設けられている。制御信号を発生させる
ために、振幅の増大したスイッチ・オフ電流に対してラ
ッチアップが生ずる可能性のある任意のｖＤｓよシもＣ
ＯＭ　Ｆ　Ｅ　’ｒの”ＤＳが何時相当に大きくなるか
を検知する手段が使用される。

第６図は上述の形式の代表的な回路を示す。ＣＯＭＦＥ
ＴＱＩ　は第１の端子Ｔ１に接続されたソース接続と、
第２の端子Ｔ２に接続されたドレン接続とを具備してい
る。端子Ｔ１はアースされているものとして示されてい
る。主動作電源Ｂ１、補助動作電源Ｂ２、およびクラン
プ電源Ｂ３の負端子は端子Ｔｌに接続・されている。端
子Ｔ３には電圧ｖ工Ｎが供給され、この電圧’ＩＮはＣ
ＯＭＦＥＥＴりの導通を制御するために、アース値のス
イッチ・オフ・レベルとの間で切換わる。補助動作電源
Ｂ２の正端子は第４の端子Ｔ４に接続されている。Ｑ、
ｌに対するドレン負荷は、第２の端子Ｔ２と第５の端子
Ｔ５との間を接続する負荷抵抗ＲＬと負荷インダクタン
スＬとの直列接続として示されている。第５の端子Ｔ５
には主動作電源Ｂｌの正端子が接続されている５、この
ドレン負荷は例、ｊはテレビジョン受像機のフライバッ
ク変成器の入力回路と同等なものである３Ｑ２がスイッ
チ・オフされたときにインダクタＬを囲む電界が急激に
減衰することによって発生されるフライバック電圧は、
過大なｖＤｓがＱｌに供給されないようにされている３
、これを行なうために、端子Ｔ２は、クランプ電圧源Ｂ
３の正端子によって供給されるクランプ電圧が印加され
る第６の端子Ｔ６に接続された電流整流ダイオード０Ｒ
ＩＯ順方向導通によってクランプされる。

第６図゛の回路の動作を説明するに当って、以下の説明
ではＣＯＭＦＥＴＱ、ｌは最初そのソース−ドレン間は
非導通状態であると仮定する１）第３の端子Ｔ３に供給
された電圧ｖ工Ｎはアース電位にあシ、この電圧■工Ｎ
は池の抵抗Ｒ２に比して比較的大きな抵抗値をもった抵
抗Ｒ１を経て供給される。抵抗Ｒ２と導通状態にあるＭ
ＯＳＦＥＴＱ、２のドレン−ソース電路は、トランジス
タＱ、ｌのゲート電極を端子Ｔ１におけるアース電位に
クランプする。端子゛ｒ４に供給された補助動作電圧を
分圧する抵抗Ｒ３と、抵抗Ｒ４およびＲ５の直列接続と
の間の分圧作用によってトランジスタＱ２は導通状態に
保持されている。この分圧作用は、端子Ｔ１に接続され
たソースと、物のゲートに接続されたドレンとを有する
ＭＯＳＦＥＴＱ、５が非導通であることによυ得られる
。抵抗Ｒ５と、直列接続された抵抗Ｒ３とＲ４との間の
分圧作用により、端子Ｔ４における補助動作電圧の分散
流が池のＭＯＳＦＥＴＱ、４のゲートに供給される。こ
の分数値はＭＯＳＦＥＴＱ、４を導通状態にバイアスす
るのに充分な大きさである。

ＭＯＳＦＥＴＱ、４が非導通状態であれば、抵抗Ｒ８と
、直列接続された抵抗Ｒ６およびＲ７との間の抵抗性分
圧作用により、ＭＯＳＦＥＴＱ、３のゲートには端子Ｔ
４における補助動作電圧の分数値が供給されるが、その
分数値はＭＯＳＦＥＴＱ、５を導通させるのに充分な大
きさである。しかしながら、ＭＯＳＦＥＴＱ、４の導通
により、そのドレンと抵抗Ｒ６とＲ７の各一端が接続さ
れる接続点を、端子Ｔ１よりＭＯＳＦＥＥＴＱ、４のソ
ースに供給されるアース電位にクランプする。。

その結果、ＭＯＳＦＥＴＱ、３のゲートは抵抗Ｒ７およ
びＲ８をそれぞれ通ってアースに保持され、ＭＯＳＦＥ
ＴＱ、３を非導通状態にバイアスする。

回路設計者にとっては、ＭＯＳＦＥＴＱ、３およびＱ４
は２つの安定状態のみを持つフリップ・フロップ接続さ
れており、部が導通しているときはＱ、４は非導通状態
にあシ、Ｑ４が導通しているときはＱ３は非導通状態に
あることは説明するまでもないことである。これは、Ｍ
ＯＳＦＥＴＱ、３と虎のドレン−ゲート接続がクロス結
合されており、Ｑ３とＱ４が同時に導通すると非安定動
作状態にする再生帰還を与えるためである。

ｖＩＮが正レベルに切換えられると、このレベルに応答
してＣＯＭＦＥＴＱ、ｌは導通状態に切換えられ、Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ、３　、！：　Ｑ、４のフリップ
・フロップ接続は、強制的にＱ３が導通し、Ｑ４が非導
通になる安定動作状態に追い込まれる。電流整流ダイオ
ードＣＲ２は順方向導通し、Ｑ３のゲート電位を正レベ
ルのｖＩＮからＯＲ２のオフセット電圧を差引いた値に
上昇させる。虎のソース−ドレン間電路は導通状態にあ
るので、容量Ｃ２の一方の甑に接続されたＱ４のドレン
におけるアース電位にクランプするために、Ｃ２は’Ｉ
Ｎの振動する正電圧によってＱ３の閾値電圧に向って充
電される。Ｑ３のゲート電圧の上昇に応答して、Ｑ３の
ドレンーソース電路は導通状態になり、抵抗Ｒ３とＲ４
との接続点の電位を端子Ｔ１よりＱ３のソース電極に供
給されたアース電位に向けて引下げる。これによってＱ
４の１１［方向ゲート・バイアスは小さくなり、その導
通度を低下させる。Ｑ４のドレンが、端子Ｔ４における
補助動作電圧から抵抗Ｒ６の両端間の電圧降下を差引い
た値に向けて引上げられると、容量Ｃ２の充電は停止す
る。容量Ｃ２を経て供給されるＱ４の上昇するドレン電
位は、先の充電によって容量Ｃ２の両端間に現われる付
加正電圧によって増強され、Ｑ３を一層強く導通状態に
追い込む。Ｑ３が導通し、Ｑ４が遮断することにより、
Ｑ３とＱ４の７リツプ・フロッグ接続はその安定動作状
態の他方の状態に急速に変化する。

Ｍ　Ｏ，Ｓ　Ｆ　Ｅ　ＴＱ、３が導通して、そのドレン
を端子Ｔ１よりそのソースに供給されるアース電位にク
ランプすることにより、髄のゲートには１頃バイアス電
位は供給されない。それによって輪は非導通状態になシ
、Ｑｌのゲート電極よシ抵抗Ｒ２および智を経て端子Ｔ
ｌにおけるアース電位に至る上記Ｑ１のクランプ回路は
遮断される。Ｑｌのゲートに対して予め大幅に減衰され
たＶＩＮを供給する抵抗Ｒ１とＲ２との間の分圧作用は
停止する。

ｖＩＮの金工スイッチ・オンレベルはＲ１（Ｃよって与
えられる比較的高いゲート駆動インピーダンスを介して
ＭＯＳＦＥＴＱ、１のゲートに供給される。これによっ
てＱｌは導通状態に切換わる。そのドレン電圧の変化に
よって雪崩ダイオードｚ１およびＺ２を順バイアスする
ように容量Ｃ１を通って変位電流が流れる０雪崩ダイオ
ードｚ２の順方向の導通によって、ＭＯＳＦＥＴＱ、２
およびＱ４のゲート電極がそれらのゲート絶縁に過大な
ストレスが加わるようなアース電位よりもはるかに低い
電位に駆動されるのを防止する。

その後の時点で、ＶＩＮはアース・レベルに戻す、ＣＯ
ＭＦＥＴＱｘはそれに応答してスイッチ・オフされるよ
うになる。また、ダイオードＯＲ２を流れる順方向の導
通は停止する。抵抗Ｒ８と、抵抗Ｒ６およびＲ７との直
列接続との間の分圧作用によシ、ＭＯＳＦＥＴＱ３のゲ
ートに端子Ｔ４における補助動作電圧の分数値が供給さ
れる。ＣＲ２の逆方向降服電圧は補助動作電圧のこの分
数値よりも高いので、ＯＲ２は逆方向の導通を示さない
。ＭＯＳＦＥＴＱ、３のゲートに供給される電位はＱ３
を導通状態に維持する。

Ｑ３のドレンはなおアース電位にクランプされているの
で、Ｑ２のゲートはアース電位に近く、Ｑ２を非導通状
態に維持する。端子Ｔ３におけるスイッチ・オフの電圧
レベルは抵抗Ｒ１を経てＯＯＭＦＥＴＱｘに供給される
。このゲート駆動抵抗とＱｌのゲート容量とのＲ（３時
定数は比較的長く、そのためＱｌの初期スイッチ・オフ
は遅くなる。等価ｐｎｐ）ランジスタＱ１のコレクター
ベース容量が再充電される速さは、容量を通って流れる
変位電流がラッチアップを生じさせるＳＣＲ作用を開始
させるのに充分な大きさにはならないように充分に遅く
保たれている。

Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｌ　ノＶＤＳ　（７）変化１
；！５０Ｖ（７）降服Ｍ崩ｐ’イオードＺｌの陰極に供
給されるｏＭＯ３ＦＥＴＱＩの、　ｖＤＳが５０Ｖ以下
である限）、Ｚｌは雪崩降服を呈するには不充分な大き
さに逆バイアスされる。ｖＤＳが５０ｖ以上になると、
ｚｌは雪崩降服を示し、ＱｌのｖＤＳはさらに上昇し、
Ｑ４の順方向ゲート電位を上昇させる。これによってＱ
４のソース−ドレン電路は導通状態になり、そのドレン
を端子ＴＩを経てアースに接続されたそのソース電位に
クランプする。

容Ｂｃ２はスピード・アップ容量で、Ｍ　ＯＳ　Ｆ　Ｅ
Ｅ　Ｔ　Ｑ、４カスイツチ・オンするときに、このＱ４
の全ドレン電圧の摂れがＭＯＳＦＥＴＱ、３のゲートに
逆方向電位として供給されるようにする。これによって
ＭＯＳＦＥＴＱ、３　を導通状態から切換え、Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　Ｑ、３とＱ４の７リツプ・フロップ接続
を、Ｑ４が導通し、Ｑ３が非導通状態になる他の安定動
作状態にする。

ＭＯＳＦＥＴＱ、３が導通状態から非導通状態に駆動さ
れることにより、抵抗Ｒ３はＭＯＳＦＥＴＱ、２のゲー
ト電位を端子Ｔ４における補助動作電位に向けて引上げ
る。ＭＯＳＦＥＴＱ、２はこの・ゲート電位の上昇に応
答して強い導通状態になる。ＭＯＳＦＥＴＱＪのゲート
は抵抗Ｒ２と直列に接続されたＭＯＳＦＥＴＱ２のソー
スートＶ７電路の低抵抗を経てアースにクランプされる
。このゲート駆動抵抗とＱｌのゲート容量とのＲｅ時定
数は短かく、ＭＯＳＦＥＴＱ、ｌのスイッチ・オフはこ
の発明の原理に従ってより急速に続く。

ＭＯＳＦＥＴＱユのｖＤｓが上昇すると、雪崩ダイオー
ドＺ２は雪崩降服状態にバイアスされ、ＭＯＳＦＥＴＱ
４のゲート電位が過大になるのを防止する。

ｖＤｓの変化の割合が緩慢であるので、あるいはｖＤｓ
の変化がクランプ状態に順バイアスされているＣＲＩに
よって停止されているので、容量Ｃ１を流れる変位電流
は切シ詰められる。そのため、ダイオードＺ１およびＺ
２はもはや雪崩降服状態に維持されない。しかしながら
、Ｑ４のゲートはなお抵抗Ｒ５と、抵抗Ｒ３とＲ４との
直列接続との間の分圧作用によって順バイアスされてい
る。そのため、ＭＯＳＦＥＴＱ、４は導通状態に留まり
、Ｑ３は非導通状態に留まる。ＭＯＳＦＥＴＱ、３は導
通状態ではないので、抵抗式と、抵抗Ｒ４とＲ５との直
列接続との間の分圧作用により、ＭＯＳＦＥＴＱ２のゲ
ートの順バイアスを該ＭＯＳＦＥＴＱ、２を導通状態に
維持するように保つ。

これによって動作の状態は第６図の回路の説明の最初の
部分で仮定した初期状態に復帰する。

【図面の簡単な説明】

第１図はよシ簡単な且つより一般的な素子の形で（：！
０ＭＦＥＴの等価回路を示した概略回路図、第２図およ
び第３図は、スイッチ・オンの期間中よりもスイッチ・
オフの期間中にラッチアップが生ずることを決定するた
めに使用された試験回路の概略回路図、 第４図は、ソース−ドレン間電圧が低いときにラッチア
ップが生ずることを決定するために使用された試験回路
の概略回路図、 第５図は最初にラッチアップが生ずるラッチ電流とソー
ス−ドレン間電圧との間の関係を決定するために使用さ
れた試験回路の概略回路図、第６図はこの発明を実施し
たＣ０ＭＦＥＴ用の高速スイッチ・オフ回路の概略回路
図である。 Ｑｌ・・・導電率変調ＦＥＴ、Ｑ、２、Ｑ３、Ｑ４自・
ＭＯＳＦＥＴ１Ｒ１％Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、
Ｒ７、Ｒａ　−・・抵抗、Ｃユ、Ｃ２・・・容量、Ｚｌ
、Ｚ２・・・雪崩降服ダイオード、ＣＲ１、ＣＲ２・・
・ダイオード。 特許出願人　　　アールシーニー　コーポレーション化
　理　人　清　水　　　哲　ほか２名産ｌ（２） −＋４図 ； 第５口

Claims (1)

【特許請求の範囲】
1. （１）導電率変調電界効果トランジスタのゲート電極に
   最初に振幅の減少したスイッチ・オフ電流を供給する手
   段と、 振幅の増大したスイッチ・オフ電流が上記ゲート電極に
   供給されても、ラッチアップの生ずることのない値に上
   記トランジスタのソース電極とドレン電極との間の電位
   が達するのに充分な時間経過した後に上記振幅の増大し
   たスイッチ・オフ電流を上記導電率変調電界効果トラン
   ジスタのゲート電極に供給する手段と、からなる導電率
   変調電界効果トランジスタの高速スイッチ・オフ回路。