JPS5994861A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JPS5994861A JP57204671A JP20467182A JPS5994861A JP S5994861 A JPS5994861 A JP S5994861A JP 57204671 A JP57204671 A JP 57204671A JP 20467182 A JP20467182 A JP 20467182A JP S5994861 A JPS5994861 A JP S5994861A
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Kiyoshi Tsukuda
佃　清
Mitsuru Hirao
充 平尾
Toji Mukai
向井　藤司
Tatsuya Kamei
亀井　達弥
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体集積回路装置に係り、特にバイポーラ
トランジスタ、Ｍｏｓトランジスタ等のウェル領域の導
電型が異なる能動素子を同一基板上に形成した半導体集
積回路装置に関する。
〔従来技術〕
一つの半導体基板上に異なる能動素子、例えばバイポー
ラトランジスタと相補型ＭＯ８）ランジスタ（Ｐチャン
ネルとＮチャンネルを同時に含むＣＭＯＳトランジスタ
と呼ばれる）を形成する半導体集積回路装置（以後Ｂｉ
ｃＭｏｓＬｓ■と呼ぶ）は、すでに１９６９年頃から試
みられている。Ｂ　ｊ　ＣＩＶｌｏ　５ＬＳＩの特長は
、バイポーラ集積回路の高速性、大電力駆動性とＣＩν
１０ｓ集積回路の高集積、低消費電力という相互の特長
を兼ね備えたことにある。
回 譲状に、従来のＢｔｃＭｏｓ　　ＬＳＩの所間４４造を
示す。同図には、縦型ＮＰＮ　トランジスタとＣＭＯＳ
トランジスタとが形成された場合を示す。Ｐ−型半４体
基板１の表面にＮ”　　（高一度Ｎ型）埋込層２が形成
され、さらにＮ−（低磯度Ｎ型）のエピタキシャル層１
ｏが形成される。ＮＰＮトランジスタ７０は、Ｎ−エピ
タキシャル層１ｏの訟面がらＰ型不純物を選択的に拡散
して形成したＰ型ベース層３と、Ｐ型ベース層３の中に
埋設されたＮ型エミツタ層４とから構成されている。０
ＭＯ８）ランジスタロ０は、ＮＰＮトランジスタ７ｏの
場合と同様にＮ＋埋込層２の上に形成され、ＮＭＯ８部
６１部上１型不純物を拡散して形成したＰウェル領域５
、Ｐウェル領域５内のＮ型ソース、ドレイン各領域６、
Ｐウェル領域５の表面に設けた薄い酸化膜７（ゲート酸
化膜）を介したゲート電極８とで構成され、ＰＭＯ８部
６２部上２−、Ｂエピタキシャル層１０の表面にＰ型ソ
ース、ドレイン各領域９、ゲート酸化膜７、ゲート電極
８、とで構成されている。
第１図に於Ａ７Ｎ　Ｐ”　（高濃度Ｐ型）拡散層２゜は
、ＮＰＮ）ランジスタフｏのコレクタであるＮ一層１０
とＰ−型シリコン基板１とを電気的に分離（アイソレイ
ション）する為の層である。一方、第２図に基本的論理
回路であるＣＭＯＳインバータ回路を示すが、この回路
に見られる如く、ＰＭＯ８部６２部上２層は最高電位Ｖ
ＤＤに固定される。このためＮ一層はＰ−型基板１と電
気的分離が要求される。従って、Ｐ１拡散層２ｏは同時
に０ＭＯ８６０のＮ−エピタキシャル層１０を囲み、Ｐ
′″基板１とアイソレイションされている。
第３図は、上記構造のｓ　ｉＣＭＯ８ＬＳＩをゲートア
レイに適用したときの一般的回路構成を示すブロック図
である。
０ＭＯ８の論理回路がＬＳＩチップの中心部（Ａ部）を
占め、その周辺にバイポーラ回路からなる入出力バッフ
ァ（Ｂ部）が構成されている。
ＣＭＯ８論理回路は、この全体を囲むＰゝ拡散層２０を
設けて基板１とアイソレイションされる構造であり、こ
のためアイソレイション用のＰＮ接合１００が著しく広
い面積となっている。
この様な構造では、０Ｍ０８回路を分離するためのＰＮ
接合１００の面積が広すぎるという問題がある。つまり
、ＰＮ接合を形成する場合、面積の広いＰＮ接合はど、
製造工程の段階で生じる歪、歩留りの低下がおきる。
上記の欠点を改害する方法として、第４図に示す様な構
造が知られている。これは、アイソレイション用のＰ型
拡散層３ｏをＰＭＯ８部６２部上２型基板１０の回りに
それぞれ設けてアイソレイションのＰＮ接合面積を小さ
くした構造であり、ＣＭＯ８回路全体を１つの広いＰＮ
恢合でアイソレイションすることが避けられるので良好
な製造歩留りが実現できる。
しかし、第４図の従来例では、ＰＭＯ８部６２部上２ぞ
れの周辺に設けたアイソレイション用のＰ型拡散層３０
とＮＭＯ８部６１部上１であるＰウェル５とをそれぞれ
分離して設けている構造のため、０Ｍ０８回路の集積度
が著しく低下するという問題点がある。
この様な問題点は、ＢｉｃＭｏｓ　　ＬＳＩ　に限らず
、０ＭＯ８ＬＳＩ、縦型ＮＰＮ１ランジスタと縦型ＰＮ
Ｐ）ランジスタ、横型ＮＰＮトランジスタと横型ＰＮＰ
）ランジスタ、ＰＮＰＮサイリスクと縦ＷＰＮＰ）ラン
ジスタ、等のウェル（島）領域が互いに逆導電型の能動
素子が同一基板上に形成される半導体集積回路装置に於
いても同様に生じる。
特に、前述の様なりｉＣＭＯ８ＬＳＩではその欠点が顕
著である。
〔発明の目的〕
本発明の目的は、上記欠点を除去し、集積度が高く、か
つウェル（島）領域の導電型が異なる能動素子が良好な
アイソレイションを行ない得る半導体集積回路装置を提
供することにある。
〔発明の概要〕
上記目的を達成する本発明の特徴とするところは、第１
導電型の半導体基板上に形成される所定の導電型の不純
物濃度分布がほぼ均一な半導体層、上記半導体層の底面
の所定箇所に形成される！　２導電型の第１ウエル領域
、上記半導体層の底面の上記第１ウエル領域を囲んで形
成される第１導電型の第２ウエル・追域、上記第１ウエ
ル領域と上記半導体基板との間にそれぞれに隣接して設
けられ、かつ上記第１ウエル領域より高不純物ｍ１度の
第２導電型の第１埋込′−域、上記第２ウエル領域と上
記半導体基板との間にそれぞれに隣接して設けられ、か
つ上記第２ウエルより高不純物ｄｉの第１導電型の第２
埋込領域、上記第１ウエル領域及び上記第２ウエル領域
にそれぞれ形成される能動素子を具備することにある。
本発明の更に特徴とするところは、第１導′亀型の半導
体基板上に形成される所定の導電型の不純物濃度分布が
ほぼ均一な半導体層、上記半導体層の表面の所定箇所に
形成される第２辱電型の第１ウエル領域、上記半導体層
の表面の上記第１ウエル領域とは異なる箇所に形成され
る第１導電型の第２ウエル領域、上記第１ウエル領域と
上記半導体基板との間にそれぞれに隣接して設けられ、
かつ上記第１ウエル領域より高不純物濃度の第２導電型
の第１埋込領域、上記第２ウエル領域と上記半導体基板
との１１１にそれぞれに隣接し、上記第１埋込領域を囲
んで設けられ、かつ上記第２ウエル哄域よυ高不純物両
度の第１導電型の第２埋込領域、上記第１ウェル頭域及
び上記第２ウエル領域にそれぞれ形成される能動素子を
具備することにある。
〔発明の実施例〕
以下、本発明を実施例によりさらに詳述する。
１ワ１面構造及び各部の記号で、第１図以後に示したも
のと同−物及び相当物は同一番号で示す。
第５図に本発明の嬉１の実施例であるＢｉｌ；２ｖｉＯ
８ＬＳＩの断面図を示す。半導体基板１としてＰ−型シ
リコンを用い、Ｎ＋及びＰ＋埋込領域２゜４０の上にＮ
ウェル領域５０、Ｐウェル領域５がそれぞれ形成されて
いる。Ｎウェル領域５０の１つには、Ｐ型ベース層３と
Ｎ＋型エミッタ層４によつそ構成された縦型ＮＰＮ）ラ
ンジスタフ０が形成され、他のＮウェル領域５０には、
Ｐ＋型ソース、Ｐ＋型ドレイン９、グー１化膜７、ゲー
ト電極８によって構成されたＰＭＯ８）ランジスタロ２
が形成されている。また、Ｐウェル領域５内にはＮ＋＋
ソース、ドレイン６によって構成され６ま たＮＭＯ８）ランジスへ空形成されている。
第５図に於いて、Ｎ＋埋込狽域２を設けることによって
ＮＰＮ）シンジスタフ０におけるコレクタ抵抗が低減さ
れ、さらに、ＰＭＯ８部６２でＰ＋型ドレイン９の空乏
層が伸びてＰ−型半導体基板１にパンチスルーすること
、および、Ｐ−型半導体基板１側からの空乏層の伸びが
Ｐ１型ソース、ドレインにパンチスルーすることがそれ
ぞれ防止される。従って、Ｎ＋埋埋込職域２Ｎウェル領
域５０とＰ−型半導体基板１との１田にそれぞれ隣接し
て設けることにより、縦型ＮＰＮ）ランジスタフ０とＰ
ＭＯ８）ランジスタロ２とが共存できる。
Ｐ＋埋込領域４０をＰウェル領域ｔＰ−聾半導体懸板１
との間にそれぞれに隣接して設けることによってＰウェ
ル領域５とＰ−型半導体基板１とが電位的に接続され、
さらに製造上でも、Ｐウェル領域５形成時の引伸ばし拡
散において、Ｐ＋埋込領域４０の吠面への拡散がおこる
ため拡散時間を煙くできる利点がある。
以上の構造で、さらに特徴とする点は、Ｎウェル領域５
０はＰウェル領域５に囲まれる様に形成される点である
。
第６図は、この点を説明するために第５図の構造を平面
的に見た場合の概略図である。但し、説明をわかり易く
するためフィールド酸化膜１１、縦型ＮＰＮト＞ンジス
タ７０のＰベース層３、Ｎエミツタ層４、各ＭＯ８）ラ
ンジスタのソース、ドレイン、ゲート電極等の各能動素
子を構成する上で当然必要ではあるが、本発明とは直接
関係しない部分は省略した。
第６図から判るように、各Ｎウェル頭載５０は、それぞ
れの領域を囲む様に形成されたＰウェル領域５とで作る
ＰＮ接合１００によって基板とアイソレイションされる
。本実施例のＢｉｃＭｏｓ　　Ｉ、ＳＩでは、チップサ
イズ’１２５ｍ”　とし、Ｎウェル領域を最少１００μ
ｍ！、最大５０００μｍ２としているので、アイソレイ
ション用のＰＮ接合面積はせいぜい５０００８ｍ２程度
にすぎない。一方、上記規模のＬＳＩを第１図、第２図
に示す従来の構造で製作する場合１０７μｍ２の大面積
なＰＮ接合となる。この様に、本実施例ではアイソレイ
７ヨン用のＰＮｌ＆合面積が実に１／１０３に縮少でき
良好なアイソレイションが実現されている。
第７図に、本実施例のＢｉｃＭｏｓ　　ＬＳＩ　　の製
造工程の一例を示す。
（第７図（ａ）） Ｐ−型シリコン基板１の表面にＮ＋＋込領域２およびＰ
＋埋込領域４０を形成した後、不純物濃度分布がほぼ均
一なＮ型エピタキシャル層１０ｆ：３〜４μｍ程度形成
する。エピタキシャル層１０の表面を酸化して５０ｎｍ
程度の薄い酸化膜１２を形成し、さらに窒化膜（Ｓ１３
Ｎ４）　　１３を被覆する。次に、この窒化膜１３のう
ちＮ＋埋埋込職域２ある部分の窒化膜を除去し、Ｐ＋埋
込領域４０の上の窒化膜は残すように選択的にエツチン
グする。選択エツチングの方法は公知のホトレジスト加
工方法による。次に、公知のイオン打込み法で窒化膜１
３の無い部分にリンをドープする。リンは薄い酸化膜１
２を通過してＮ型エピタキシャルを蒔１ｏの表面に打込
まれるが、窒化膜１３のある部分では窒化膜１３のマス
キングによりドープされない。
（第７図（ｂ）） リンのイオン打込み後、酸化性の雰囲気中で熱処理する
とリンをドープしである表面の酸化膜はさらに厚く成長
するが、窒化膜で被覆されている部分の酸化は起らず、
もとの薄い酸化膜厚を維持する。この方法は、ＬＯＧＯ
８（Ｌｏｃａｌ−ＱｘｉｄｚａｔｉＯｎｏｆ　５ｉｌｉ
Ｃｏｎ）法と呼ばれ部分的に酸化膜全形成する方法とし
て公知である。本実施例では、厚くなる部分１４の膜厚
は１５０ｎｍである。
次に、窒化膜１３を除去しボロンをイオン打込みする。
上述のＬＯＣＯ８法による局部酸化工程でリンが打込ま
れている部分の酸化膜１４を厚くしている゛のでこの部
分ではボロ／が酸化膜中を通過できない。一方、リンが
ドープされてない部分１２の酸化膜厚は薄いままでおる
から、この薄い酸化１１１２を通してボロンがＮｍエピ
タキシャルｊ＠１０の表面に打込まれる。
（第７図（Ｃ）） 上記方法でドープしたリン、ボロン＠−１ｏｏｏｃ〜１
２００Ｃの温度でそれぞれＮ“及びＰゝ埋込唄域２．４
０に遅するまで引伸し拡敢してＮウェル領域５０、Ｐウ
ェル領域５を形成する。
上述したウェル形成方法によれば、リンがドープされた
部分以外のところはすべてボロンがドー、プされ、本発
明の特徴であるＮウェル領域５０以外をすべてＰウェル
・哄域５とする構造が実現できる。この製造方法は、Ｎ
ウェル領域５０を位置決めして形成すればＰウェル領域
５は位置決めする必要がないことから自己整合法、いわ
ゆる、セルファライｙ　（ｓｅｌｆ−ａｌｉｇｎ　）法
と呼ぶ。
（第７図（ｄ）） 次に、再び窒化膜１３ｆｔマスクとするＬＯＣＯ８法を
用いて、Ｎウェル頭載５０、Ｐウェル領域５の表面でそ
の後にバイポーラトランジスタ、ＭＯＳトランジスタ等
の能動素子が形成される部分（以後この部分をアクディ
プ領域６０と記す）以外の領域に１μｍの厚さでアイソ
レイション用の厚い酸化膜１１を形成する。
（４７図（ｅ）） 次に、Ｎウェル領域５０の７（面で薄い酸化膜１４（膜
厚〜１５０ｎｍ）部分を除去し、ＮＰＮトランジスタの
Ｐ型ベース層３を熱拡散法またはイオン打込法により深
さ０．６ａｍ１層抵抗３００Ω／口に形成し、次に、ア
クティブ領域６ｏの酸化膜を除去して再び良質のゲート
酸化膜７を５゜ｎｍの厚さに形成した後、ＭＯＳトラン
ジスタのゲートに用いるポリシリコン層８をＣＶＤ（Ｃ
ｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　１）ｅｐｏｓｉｔｉｏ
ｎｌ法により０．３μｍの厚さに形成してからこのポリ
シリコンＩｍ８をホトレジスト法により所定の形状にエ
ツチング加工した後の状態を示す。
（第７図（ｆ）） さちに、Ｐ型ベース層３の中に縦型ＮＰＮトランジスタ
のＮ１型エミツタ層４と、Ｐウェル領域５のアクディプ
領域表面にＮＭＯＳのソース、ドレイン６、及び、Ｎウ
ェル穎域５０のアクティブ領域表面にＰＭＯ８のソース
、ドレイン９を形成する。
本実施例では、Ｎ＋＋エミッタ１４及びＮＭＯ８のソー
ス、ドレイン６はそれぞれひ素をイオン打込みによりド
ープし、熱処理により０．４μｍと０．３μｍの閑さに
形成した。ＰＭＯ８のソース、ドレイン９はボロンのイ
オン打込み法と熱処理で０．４μｍの深さに形成する。
（第７図（ｇ）） この後、ハツシペーション膜としてリンガラス１５をＣ
ＶＤ法により、０．５μｍの厚さに形成し、次に各能動
素子のコンタクト窓を同時に形成する。
それぞれコンタクト領域は、エミッタ４１、ベース３１
、ＮＭＯ８のソース・ドレイン８１、ＰＭＯ８のソース
・ドレイン９１である。
第８図は、本発明の第２の実施例の断面概略図である。
第５図の第１の実施例と異なるのは、埋込み領域２，４
０の構造であり、Ｎ＋＋込領域２以外のところをすべて
Ｐ＋埋込領域４０とし、Ｎ＋＋込領域２はＰ１埋込領域
を囲む様に設けられる。
即ち、Ｎウェル領域５０とＮ＋埋込頌域２とからなるＮ
型領域をＰ−型半導体基板１とアイソレイションする場
合、Ｎ＋＋込領域２をｐ”ｙｆｆｌ込領域４０の中に点
在させる構造とすれば、アイソレイション用のＰＮ接合
を小さい面積にすることができる。
第９図に、上記の埋込領域構造を形成する製造工程の一
例を示す。基本的には、第７図（ａ）、（ｂ）の場合と
同様である。
（第９図（ａ）） まず、Ｐ−型シリコン基板１に選択的にアンチモンをド
ープしてＮ＋埋込領賊２を形成する゛。
（第９図（ｂ）） 次に窒化膜１３をマスクとしてＬＯＣＯ８法でＮ＋＋込
領域２０部分に厚い酸化膜１４を形成し、次にポロンを
イオン打込みし°Ｃ１セルファラインでＰ＋埋込領域４
０を形成する。その後、Ｎ型エピタキシャル層１０を形
成し、第７図（ａ）以後の工程を経て半導体集積回路装
置が完成する。
本実施例の製造工程によれば、第７図に示す製造工程に
比べて　Ｎ　＋　、　Ｐ　＋埋込領域２，４０をセルフ
ァライン法で形成するためＰ＋埋込領域４０形成用のマ
スクが不要となる。
嘉１０図は本発明の第３の実施例の断面概略図である。
本実施例に於いては、ＮＪエピタキシャル層１０の総て
が、Ｎウェル領域５０、Ｐウェル領域５、Ｎ＋＋込領域
２、Ｐ＋埋込領域４０、等の拡散領域になっている。
本発明の第１．第２．第３の実施例によれば、Ｐ″′型
半導体基板の上にＮ＋＋込領域を介して形成されたＮウ
ェル領域が、従来例の様なアインレイション用Ｐ１型拡
散層を設けずにＰ−型半導体基板とアイソレイションで
きるので、上記Ｎウェル領域内にＰＭＯＳトランジスタ
を形成すれば高果４責ＣＭＯ８ＬＳＩが、同じくＮＰＮ
トランジスタを形成すれば、Ｎ＋埋埋込職域存在でコレ
クタ抵抗が小さく、重速のバイポーラ素子が、それぞれ
同一チップ内に共存し、高集積、高速の複合ＬＳＩが実
現できる。
また、ＣＭＯ８部分では、ウェル抵抗がＮ＋及び、Ｐ＋
埋込領域の存在によって小さくなるため、ＣＭＯＳ特有
の寄生サイリスタによるラッチアップ現象を防ぐ効果が
ある。さらに、Ｎ＋＋込領域の存在するＮウェルである
ため、ウェル層を４＜シても、２ＭＯ８のドレイン空乏
層がｐ−Ｗシリコン基板にバンチスルーすることはない
ので、さらに、ＮＰＮ）ランジスタの高速化が図れる。
本発明の実施例に於いては、ＰＭＯＳトランジスタとＮ
ＭＯ８）ランジスタとＮＰＮ）ランジスタとが同一基板
上に形成されるものを例にして説明した力へこれに限定
されずに、縦型ＮＰＮ　）ランジスタと縦型ＰＮＰ　）
ランジスタ、横型ＮＰＮ）ランジスタとイ従型ＰＮＰ）
ランジスタ、ホ灸型［〜ＰＮトランジスタと横型ＮＰＮ
）ランジスタ、ＰＮＰＮサイリスタと縦型ＰＮＰ　）ラ
ンジスタ、等の一般的につ゛エル（島）領域が互いに逆
４電型の能動素子が同一基板上に形成される半導体集積
回路装置に本発明は適用できる。
本発明は、これ等の実施例に限定されることなく本発明
の思想の範囲内で種々の変形が可能である。
〔発明の効果〕
以上述べた様に本発明によれば、集積度が高く、かつウ
ェル頭載の導電型が異なる能動素子が良好なアイソレイ
ションを行ない得る半４体集積回路装置を侍ることかで
きる。
【図面の簡単な説明】 第１図は従来例であるＢ、ｉＣＭＯ８ＬＳＩの一例金示
す断面図、第２図は従来例である８１０ＭＯ８ＬＳＩの
平面概略図、第３図は従来例であるＣＭＯＳインバータ
回路を示す図、第４図は従来例である８１０ＭＯ８ＬＳ
Ｉの他の例を示す断面図、第５図は本発明の第１の実施
例であるＢ　ｉ　ｃＭｏ　５ＬＳＩの断面図、第６図は
本発明の第１の実施例である８１０ＭＯ８ＬＳＩの概略
平面図、第７図は本発明の第１の実施例の製造工程の一
例を示す図、第８図は本発明の第２の実施例である８１
０ＭＯ８ＬＳＩの断面図、第９図は本発明の第２の実施
例の製造工程の一例を示す図、第１０図は本発明の第３
の実施例であるＢｔｃＭｏｓ　　ＬＳＩの断面図である
。 １・・・Ｐ−型半導体基板、２・・・Ｎ１埋込領域、４
０・・・Ｐ１埋込領域、５０・・・Ｎウェル領域、５・
・・Ｐウェル領域、１０・・・Ｎ−型エピタキシャル層
。 手続補正書く自発） 特許庁長官若杉和夫殿 事件の表示 昭和５７年特許願第　２０４６７１　号発明　の　名称
　　半導体集積回路装置補正をする者 収１との関ＩＩ　　　特許出願人 １１　　　所　東京都千代田区丸の内−丁目５番１号名
　　称（５１０１株式会社　日　立　製　作　所代表者
　三　１）勝　茂 代　　　理　　　人 居　　所　　東京都千代田区丸の内−丁目５番１号及び
発明の詳細な説明の欄。 １、本願明細書の特許請求の範囲の欄を次の様に補正す
る。 「１．第１導電型の半導体基板上に形成される所定の導
電型の不純物濃度分布がほぼ均一な半導体層、上記半導
体層の表面の所定箇所に形成される第２導電型の第１ウ
エル領域、上記半導体層の表面の上記第１ウエルんで形
成される第１導電型の第２ウエル領域、上記第１ウエル
領域と上記半導体基板との間にそれぞれに隣接しで設け
られ、かつ上記第１ウエル領域よｐ高不純物濃度の第２
導電型の第１埋込領域、上記第２ウエル領域と上記半導
体基板との間にそれぞれに隣接して設けられ、かつ上記
第２ウエルより高不純物濃度の第１導電型の第２埋込領
域、上記第１ウエル領域及び上記第２ウエル領域にそれ
ぞれ形成される半導体素子を具備することを特徴とする
半導体年債回路装置。 ２、第１導電型の半導体基板上に形成される所定の導電
型の不純物濃度分布がほぼ均一な半導体層、上記半導体
層の表面の所定箇所に形成される第２導電型の第１ウエ
ル領域、上記半導体層の表面の上記第１ウエル領域とは
異なる箇所に形成される第１導電型の第２ウエル領域、
上記第１ウエル領域と上記半導体基板との間にそれぞれ
に隣接して設けられ、かつ上記第１ウエル領域より高不
純物ａ度の第２導電型の第１埋込領域、上記第２ウエル
領域と上記半導体基板との間にそれぞれに接し、上記第
１埋込領設けられ、かつ上記第２ウエル領域より高不純
物濃度の第１導電型の第２埋込領域、。 上記第１ウエル領域及び上記第２ウエル領域にそれぞれ
形成される半導体素子を具備することを特徴とする半導
体集積回路装置。 ３、特許請求の範囲第１項または第２項に於いて、上記
第１ウエル領域に形成される半導体素子は、縦型バイポ
ーラトランジスタ又は第１導電型ＭＯ８）ランジスタで
あり、上記第２ウエル領域に形成される半導体素子は、
第２導電型ＭＯ８Ｉ−ランジスタであることを特徴とす
る半導体集積回路装置。」２、本願明細書第３頁第４行
から第５行の［ウェル領域の・・・に関する。」を「枠
数の半導体素子を同一基板上の導電型の異なるウェル領
域に形成した半導体集積回路装置に関する。」に補正す
る。 ３、本願明細書第３貞第７行の「異なる能動素子」を「
異なる半導体素子」に補正する。 ５、本願明細書第７頁第１行から第２行の「等ウェル（
島）・・・形成さ」を「等の複数の半導体素子が同一基
板上の導電型の異なるウェル（島）領域に形成さ」に補
正する。 ６、本願明細書第７頁第７行から第９行の「本発明の目
的は・・・行ない得る半」を「本発明の目的は上記欠点
を除去し、複数の半導体素子が同一基板上の異なるウェ
ル（島）領域に形成される場合に、集積度が高く、かつ
高性能の電気的特性、特に良好なアイソレイ７ョンが実
現できる半」に補正する。 ７、本願明細書第７頁第１７行の「記１ウェル領域を囲
んで」を「第１ウエル領域と接し、かつ上記第１ウエル
領域を囲んで」に補正する。 ８、本願明細書第８頁第５行、第９頁第１行、第１４頁
第１５行、第１９頁第１３行、第２０行第１行の「能動
素子」を「牛導体頻子」に補正する。 ９、本願明細書第８頁第１８行の「埋込領域を囲んで」
を「埋込領域と接し、かつ上記第１埋込領域を囲んで」
に補正する。 １０、本１煩明細書第１０頁第１４行から第１１頁第８
行を次の様に補正する。 「が電位的に接続され、ＮＭＯＳトランジスタ６１０基
板電位が固足されて良好な電気的特性が達成できる。さ
らに製造上でも、Ｐウェル領域５形成時の引伸ばし拡散
において、Ｐ＋埋込領域４００表面への拡散がおこるた
め拡散時間を短くできる利点がある。 ５０に縦型ＮＰＮ　トランジスタ７０、ＰＭＯＳトラン
ジスタ６２等の半導体素子が、そして、導電型の異なる
Ｐウェル領域５にＮＭＯＳトランジスタ６１の半導体素
子がそれぞれ同一基板上に実現できる。 以上の構造で、さらに特徴とする点は、Ｎウェル領域５
０がこれに接するＰウェル領域５によって囲まれＮ“埋
込領域２がＰ″″埋込領域４０によって囲まれる様に形
成される点である。 上記の構造では、Ｐウェル領域５がＮウエルイ 領域５０のアイソレタゾヨン層としての動きも兼ねるた
め、第４図の従来例に見られる集積度の欠点が改善でき
る。 さらに、上記構造で良好なアイソレイゾヨンが得られる
点を説明するため、第５図の構造を平面的に見た場合の
概略図を第６図に示す。但し、説明をわかり易くするた
めＰウェル領域５とＮウェル領域５０とのＰＮ接合につ
いてのみ考える。また、フィールド酸化膜１１、縦型Ｎ
ＰＮ）ランジスタフ０のＰベース層３、Ｎエミツタ層４
、各ＭＯＳトランジスタのソース、ドレイン、ゲート電
極等の各牛導体素子を構成する上で当然必要ではあるが
、上記の説明の上では直接関係しない部分は省略した。 」１１、本願間；ｒｆＢ　４’第１８頁第２行から第５
行を次のル領域５０を形成するためのマスク、すなわち
、第７図（ａ）の工程と第９図（ａ）の工程で使用する
ホトマスクを共用し、しかも、埋込領域とウェル領域は
それぞれセルファラインによる製造方法る点が構造上の
特長である。製造方法の上ではマスクの低減が利点とな
る。」 １２、本願明細書第１９頁第１２行の「縦型ＰＮＰトラ
ンジスタ、等の一般」を［縦型ＰＮＰ　）ランジスク、
抵抗、キャパシタンス等の一般」に補正する。 以上

Claims (1)

  1. 【特許請求の範囲】 １、第１導電型の半導体基板上に形成される所定の導電
    型の不純物濃度分布がほぼ均一な半導体層、上記半導体
    層の表面の所定箇所に形成される第２導電型の第１ウエ
    ル領域、上記半導体層の表面の上記第１ウエル領域を囲
    んで形成される第１導電型の第２ウエル領域、上記第１
    ウエル領域と上記半導体基板との間にそれぞれに隣接し
    て設けられ、かつ上記第１ウェル領域よ扱高不純物濃度
    の第２導電型の第１埋込領域、上記第２ウエル領域と上
    記半導体基板との間にそれぞれに隣接して設けられ、か
    つ上記第２ウエルより高不純物濃度の第１導電型の第２
    埋込領域、上記第１ウエル領域及び上記第２ウエル領域
    にそれぞれ形成される能動素子を具備することを特徴と
    する半導体集積回路装置。 ２　第１導電型の半導体基板上に形成される所定の導電
    型の不純物濃度分布がほぼ均一な半導体層、上記半導体
    層の表面の所定箇所に形成される第２４電型の第１ウエ
    ル領域、上記半導体層の表面の上記第１ウエル領域とは
    異なる箇所に形成される第１導電型の第２ウエル領域、
    上記第１ウエル領域と上記半導体基板との間にそれぞれ
    に隣接して設けられ、かつ上記第１ウエル領域より高不
    純物濃度の第２導電型の第１埋込領域、上記第２ウエル
    領域と上記半導体基板との間にそれぞれに隣接し、上記
    第１埋込頚域を囲んで設けられ、かつ上記第２ウエル領
    域よシ高不純物濃度の第１導電型の第２埋込領域、上記
    第１ウエル領域及び上記第２ウエル領域にそれぞれ形成
    される能動素子を具備することを％徴とする半導体集積
    回路装置。 ３、特許請求の範囲ｚ１項または第２項に於いて、上記
    第１ウエル領域に形成される能動素子は、縦型バイポー
    ラトランジスタ又は第１導電型ＭＯＳトランジスタであ
    り、上記第２ウエル領域に形成される能動素子は、第２
    導電型ＭＯ８ト７ンジスタであることを特徴とする半導
    体集積回路装置。
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