NL8104862A - Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan. - Google Patents
Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan. Download PDFInfo
- Publication number
- NL8104862A NL8104862A NL8104862A NL8104862A NL8104862A NL 8104862 A NL8104862 A NL 8104862A NL 8104862 A NL8104862 A NL 8104862A NL 8104862 A NL8104862 A NL 8104862A NL 8104862 A NL8104862 A NL 8104862A
- Authority
- NL
- Netherlands
- Prior art keywords
- island
- semiconductor device
- layer
- islands
- dopant
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
* I
• Μ PHN 10176 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
"Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan".
De uitvinding heeft betrekking op een half geleider inrichting met een geintegreerde schakeling bevattende een substraat van een eerste geleidingstype en een daarop gelegen epitaxiale laag die verdeeld is in eilanden van het tweede, tegengestelde geleidingstype welke lateraal cm-5 geven zijn door een angevend gebied van het eerste geleidingstype, waar-bij in tenminste een eiland een bipolaire transistor is aangebracht.
De uitvinding heeft bovendien betrekking op een werkwijze ter vervaardiging van de halfgeleiderinrichting.
Conventionele monolithische geintegreerde schakelingen vertonen 10 de hierboven beschreven struktuur.
Bij de steeds verder voortschrijdende integratie van halfgelei-dersdhakelingen worden de afmetingen van de afzonderlijke halfgeleider-schakelelementen en hun onderlinge afstand steeds kleiner. De te reali-seren pakkingsdichtheid wordt in steeds belangrijker mate door de toege-15 paste technologie bepaald. Bij bekende geintegreerde schakelingen van de in de aanhef beschreven soort wordt bijvoorbeeld de minimum hreedte van het omgevende gebied tussen de eilanden voomamelijk bepaald door de la-terale diffusie/ die optreedt bij de gebrulkelijke scheidingsdiffusies welke bij de bekende monolithische geintegreerde schakelingen het genoem-20 de cmgevende gebied vormen.
Een verdere grens aan de canpactheid van de struktuur wordt ge-steld door het feit, dat de begraven collectorlaag in het algemeen op zekere afstand van de scheidingsdiffusie meet blijven teneinde de door-slagspanning niet te veel te verlagen.
25 Behaive de pakkingsdichtheid, is bij hoog-geintegreerde schakel ingen de schakelsnelheid van groot belang. Deze moet in het algemeen zo boog mogelijk zijn.
Een verder belangrijk punt is de dissipatie. Vooral bij schakelingen die geheugens bevatten is een zo klein mogelijk vermogen bij een 30 zo hoog mogelijke schakelsnelheid van belang.
Deze voorwaarden zijn met bekende technologieen, waarbij de eilanden gevormd worden door hemogeen gedoteerde delen van de epitaxiale laag, die gescheiden zijn door scheidingsdiffusies, niet tegelijkertijd 8104862 PHN 10176 2
i 'Λ I
te verwezenlijken.
De uitvinding beoogt onder meer, een nieuwe halfgeleiderstruk-tuur aan te geven waarmee schakelingen van zeer ccmpacte qpbouw, met bipolaire transistors met hoge schakelsnelheid gerealiseerd kunnen worden, 5 en waarbij zonder problemen bipolaire transistors met veldeffekttransis-tors kunnen worden gecombineerd tot snelle schakelingen met zeer geringe dissipatie.
Volgens de uitvinding is een halfgeleiderinrichting van de in de aanhef beschreven soort daardoor gekenmerkt, dat het cmgevende gebied 10 en de eilanden gevormd zijn door vanuit naast elkaar gelegen begraven la-gen van het eerste respectievelijk het tweede geleidingstype door de epitaxiale laag heen gediffundeerde, aan elkaar grenzende gebieden, welke begraven lagen zijn aangebracht ter plaatse van het scheidingsvlak tussen het substraat en de epitaxiale laag, waarbij de pn-overgangen tussen de 15 eilanden en het cmgevende gebied nagenoeg loodrecht op het qppervlak van de epitaxiale laag staan.
Doordat de later ale diffusies van de begraven lagen van tegenge-steld geleidingstype elkaar in belangrijke mate ccmpenseren, zodat de uitgediffundeerde gebieden onderling nagenoeg loodrecht op het qppervlak 20 staande pn-overgangen vormen, kan de afstand tussen twee eilanden aan-merkelijk geringer zijn dan bij de gebruikelijke technologie. Bovendien vertonen de eilanden een doteringsprofiel dat gunstig is voor de schakelsnelheid van een daarin aangebrachte vertikale bipolaire transistor waarvan het eiland het collectorgebied vorrnt. Wanneer de bipolaire tran-25 sistor een laterale transistor is waarvan het eiland het basisgebied vornt, is het doteringsprofiel van het eiland eveneens gunstig daar het hierdoor ingebouwde elektrische veld zodanig gericht is, dat de geemit-teerde ladingsdragers een van het substraat afgerichte kracht ondervinden en meer in de richting van de collector worden getrokken, zodat de emit-30 terefficiency gunstig wordt beinvloed.
Van groot belang is het geval, waarbij in tenminste een verder eiland een veldeffekttransistor met geisoleerde stuurelektrode is aangebracht. Bij een dergelijke veldeffekttransistor is de doteringsconcen-tratie nabij het qppervlak bepalend voor de dratpelspanning. Door geschik-35 te keuze van de dotering van de begraven laag van waaruit het eiland ge-vormd wordt, en van de diffusie parameters kan de doteringsconcentratie aan het oppervlak in het kanaalgebied zo gunstig mogelijk worden gekozen, terwijl bij voorbeeld van in andere eilanden aanwezige vertikale bipolaire 8104862 PHN 10176 3 transistors de doteringen van de emitter- en basiszones geheel onafhanke-lijk van de drmpelspanning van genoemde veldeffekttrans istor kunnen Borden gecptimaliseerd.
Volgens een zeer belangrijke voorkeursuitvoering is naast de 5 hierboven genoemde, in een eiland aangebrachte veldeffekttrans istor in het angevende gebied een, aan de eerste carplementaire, tweede veldeffekt-transistor met geisoleerde stuurelektrode aangehracht. De zo verkregen aoiplementaire (CMOS) veldeffekttransistorcanbinatie heeft, bijvoorbeeld indien uitgevoerd als inverterschakeling, een zeer geringe dissipatie, en 10 kan door geschikte keuze van de cppervlaktedotering van de eilanden en het angevende gebied, onafhankelijk van de aanwezige bipolaire transistors, optimaal gedimensioneerd wnrden. Bovendien levert deze schakeling in canbinatie met een snelle bipolaire schakeling, waarvan de genoemde bipolaire transistor deel uitmaakt, een uiterst ccmpacte schakeling met 15 zeer gunstige elektrische eigenschappen op.
De later ale diffusie van de begraven lagen onder de eilanden en onder het cmgevende gebied wordt, bij een halfgeleiderlichaam van sili-cium, zo goed mogelijk gecoipenseerd, wanneer de begraven lagen van het ene geleidingstype met fosfor, en die van het andere geleidingstype met 20 boor zijn gedoteerd, aangezien deze beide doteringselementen bij dezelf-de temperatuur in silicium nagenoeg gelijke diffusiecoefficienten hebben.
Belangrijk is vender het geval, waarin in een met fosfor gedoteerd eiland een vertikale bipolaire transistor wordt aangehracht, en waarbij ter verlaging van de collector weerstand bovendien een tweede 25 begraven laag is aangehracht, welke tweede begraven laag met een donor die een lagere diffusiecoefficient dan fosfor heeft, zoals arseen of antimoon, gedoteerd is en een hogere doteringsconcentratie heeft dan de eerste, met fosfor gedoteerde begraven laag, welke tweede begraven laag aan het angevende gebied grenst. In dit geval kunnen de eerste en de 30 tweede begraven laag door hetzelfde masker heen geimplanteerd warden. Daarbij blijft de docrslagspanning tussen de eilanden onderling en tussen het eiland en het substraat voldoende hoog, aangezien de maximale dote-ringsconcentratie van de begraven lagen waaruit de eilanden en het angevende gebied gediffundeerd zijn door deze diffusie relatief laag is.
35 De uitvinding betreft verder een werkwijze voor het vervaardigen van de halfgeleiderinrichting, die daardoor is gekenmerkt, dat in het qp-pervlak van een halfgeleidersubstraat van een eerste geleidingstype via een masker met een aantal cpeningen een het tweede, tegengestelde gelei- 8104862 tv „ lv r PHN 10176 4 dingstype bepalende eerste doteringsstof wordt aangebracht ter vorming van eilandvonpige oppervlaktelagen van het tweede geleidingstype, dat in het gehele gebied tussen deze eilandvormige oppervlaktelagen een het eerste geleidingstype bepalende tweede doteringsstof wordt aangebracht 5 ter vorming van een oppervlaktelaag van het eerste geleidingstype met een hogere doteringsconcentratie dan het substraat, dat daama op het gehele oppervlak een nagenoeg ongedoteerde halfgeleiderlaag epitaxiaal wordt aan-gegroeid, dat de oppervlaktelagen van het eerste en van het tweede geleidingstype door de gehele dikte van de epitaxiale laag heen worden gedif-10 fundeerd en dat in althans 4en der zo verkregen eilanden van het tweede geleidingstype een bipolaire transistor wordt gevormd.
Onder "nagenoeg ongedoteerd" wordt in dit verband verstaan het afwezig zijn van een doelbewuste dotering, zodat de dotering van de eilanden en het angevende gebied praktisch alleen door de uitdiffusie van de 15 begraven lagen wordt bepaald.
De uitvinding zal verder worden besproken aan de hand van een uitvoeringsvoorbeeld en de tekening, waarin Figuur 1 schoonatisch in dwars-doorsnede een deel van een inrichting volgens de uitvinding weergeeft,
Figuur 2 schematisch in bovenaanzicht de inrichting weergeeft, 20 waarbij de dwarsdoorsnede volgens Figuur 1 langs de lijn I-I is genomen, en
Figuur 3 t/m 12 schematisch in dwarsdoorsnede qpeenvolgende stadia tijdens de vervaardiging van de inrichting volgens de uitvinding to-nen.
25 De figuren zijn zuiver schematisch, en niet op schaal getekend.
Dit geldt in het bijzonder voor de afmetingen in de dikterichting. In de dwarsdoorsneden zijn halfgeleidergebieden van hetzelfde geleidingstype in dezelfde richting gearceerd. Overeenkomstige delen zijn in de verschillen-de figuren als regel met dezelfde verwijzingscijfers aangeduid. In het 30 bovenaanzicht van Figuur 2 zijn de grenzen van de metallisering gestip-peld aangeduid.
Figuur 1 toont* schematisch in dwarsdoorsnede, en Figuur 2 toont in bovenaanzicht een deel van een halfgeleiderinrichting volgens de uitvinding. De halfgeleiderinrichting bevat een geintegreerde schakeling met 35 een substraat 1, in dit voorbeeld van silicium, van een eerste, hier p-geleidingstype. De soortelijke weerstand van het substraat bedraagt in dit voorbeeld ongeveer 15 Ohm. cm. De orientatie van het oppervlak is in dit geval (100). Op het substraat is een epitaxiale laag 2 gelegen? het 8104852 EHN 10176 5 scheidingsvlak tussen de epitaxiale laag 2 en het substraat 1 is In de tekening met een stippellijn aangeduid. Deze epitaxiale laag 2 is ver-deeld in eeen aantal eilanden 2A, 2B, 2C en 2D van het tweede, tegenge-stelde (hier dus n-) geleidingstype, die lateraal ccngeven zijn door een 5 angevend gebied 2E van het eerste, p-geleidingstype. Daarbij is in ten minste een eiland een bipolaire transistor aangebracht. In het eiland 2B is dit een bipolaire vertikale npn-transistor met emitterzone 5 en basis-zone 6, in het eiland 2D is het een bipolaire laterale pnp-transistor met emitterzone 7 en collectorzone 8.
10 Volgens de uitvinding zijn zowel het angevende gebied 2E als de eilanden 2A, B, C en D gevormd door vanoit naast elkaar gelegen begraven lagen (3E van het p-geleidings type, 3A, B, C en D van het n-geleidings-type, Figuur 3-5) door de epitaxiale laag 2 been gediffundeerde, aan elkaar grenzende gebieden. De genoemde begraven lagen zijn aangebracht ter 15 plaatse van het scheidingsvlak tussen het substraat 1 en de epitaxiale laag 2, waarbij de pn-overgangen 4A, B, C en D tussen de eilanden 2A, B, C en D en het angevende gebied 2E nagenoeg loodrecht cp het oppervlak van de epitaxiale laag 2 staan. De doteringsconcentratie van zowel de eilanden 2k, B, C en D als van het angevende gebied 2E nemen daardoor van-20 af het scheidingsvlak naar het oppervlak van de epitaxiale laag af.
De pakkingsdichtheid van de struktuur volgens de uitvinding is hoog, doordat het angevende gebied 2E tussen de eilanden 2A-D zeer smal kan zijn daar de pn-overgangen 4AHD praktisch loodrecht op het oppervlak staan. Dit laatste wordt bereikt doordat de laterale diffusie van de n-25 type doteringsstof van de begraven lagen 3Α-ΐ> die van de p-type doterings-stof van de begraven laag 3E vrijwel carpenseert, bij de vanning van de gebieden 2A-E door diffusie vanuit de begraven lagen 3A-E door de epitaxiale laag 2 heen. Om dit te bereiken zijn in dit voorbaeld de begraven lagen 3A-D met fosfor, en de begraven laag 3E met boor gedoteerd. Deze 30 elementen hebben in silicium bij dezelfde temperatuur nagenoeg dezelfde diffusiecoefficient.
Verder heeft door de opbouw van de struktuur volgens de uitvinding, de vertikale bipolaire npn-tr ans is tor in het eiland 2B, van welke transistor het eiland 2B de collectorzone vormt, gunstige hoogfrequent-35 eigenschappen ten gevolge van het doteringsprofiel in de collectorzone.
De vergroting van de dikte van de basiszone tengevolge van het z.g. Kirk effect (zie bijvoorbeeld IEEE Transactions on Electron Devices, ED9, 1962, biz. 164-174). wordt door het doteringsprofiel van de collectorzone tegen- 8104862 r PHN 10176 6 gewerkt.
Ook op de elektrische eigenschappen van de laterale pnp-transistor in het eiland 2D heeft het doteringsprofiel van dit eiland een guns-tige invloed. Dit doteringsprofiel veroorzaakt namelijk een driftveld 5 waardoor de door de emitter geemitteerde gaten een van het substraat af gerichte kracht ondervinden, waardoor meer gaten in de richting van de collector zullen worden gestuurd, met andere woorden de emitterefficiency wordt in gunstige zin belnvloed.
In het eiland 2A is een p-kanaal veldeffekttransistor met geiso-10 leerde stuurelektrode 9, aanvoerzone 10 en afvoerzone 11 aangebracht, Daamaast is in het omgevende gebied 2E een n-kanaal veldeffekttransistor met geisoleerde stuurelektrode 12, aanvoerzone 13 en afvoerzone 14 aangebracht. In het eiland 2C tenslotte is nog een p-type weerstand 15 aangebracht».
15 Met behulp van deze en andere bouwstenen kan een schakeling met zeer lage dissipatie (door de complementaire MOST-ccmbinaties) en een ho-ge schakelsnelheid (van de bipolaire delen van de schakeling) worden qp-gebouwd.
Verdere voordelen van de uitvinding zullen duidelijk worden door 20 de beschrijving van de vervaardiging van de inrichting, welke beschrij-ving gegeven zal worden aan de hand van de figuren 3 t/m 12.
Uitgegaan wordt (zie Piguur 3) van een p-type siliciumsubstraat 1 met een soortelijke weerstand van ongeveer 15 Ohm. cm. en een (1Q0)-orien-tatie. Op het oppervlak van dit substraat 1 wordt door oxydatie een onge-25 veer 0,05^um dikke oxydelaag 16 aangebracht. Daarop wordt langs gehruike-lijke weg een oxydatieverhinderende laag 17, in dit voorbeeld een sili-ciumnitridelaag, met een dikte van ongeveer 0,18^um neergeslagen.
In de laag 17 worden vervolgens ter plaatse van de aan te breng- en eilanden openingen geetst, waarna door de oxydelaag 16 heen fosfor- 13 30 ionen worden gelmplanteerd, in dit voorbeeld met een dosis van 4x10 2 ionen per cm en een energie van 170 keV, volgens de pijlen in Fig. 3.
Hierbij worden de n-1^pe geleidende lagen 3A,B,C en D gevormd. Wanneer voor de te vormen vertikale bipolaire transistor een extra begraven col-
lectorlaag gewenst is , kan vervolgens althans ter plaatse van de laag 3B
35 nog een arseenimplantatie 3F worden uitgevoerd, bijvoorbeeld met een do-14 2 sis van 8x10 ionen per cm en een energie van 170 keV. Hiervoor is geen nauwkeurig masker nodig; een fotolakmasker dat de openingen boven de lagen 3A,C en D bedekt is voldoende. In dit voorbeeld wordt de arseendotering 8104862 ΣΒΝ 10176 7 3F zander extra masker in alle eilanden aangebracht, aangezien de aanwe- zigheid ervan ook in de andere eilanden niet storend is, en op deze ma- nier een extra maskeringsstap wordt vermeden.
Daama wordt de plaat thermisch geoxydeerd tot boven de lagen 3A, 5 B,C en D een oxydelaag 18 met een dikte van 0,4^αη is gevonnd, zie Figuur 4. De nitridelaag 17 bescherrnt het overige oppervlak tegen oxydatie.
Dan wordt de siliciumnitridelaag 17 door etsen verwijderd, en wordt door de oxydelaag 16 been een boorionenimplantatie verricht met een 13 2 dosis van 4x10 ionen per an en een energie van 40 keV, ter vorming 10 van de p-type laag 3E buiten en tussen de n-type lagen 3A-D, volgens de pijlen in Figuur 4.
Vervolgens warden alle oxydelagen verwijderd en wordt op bet vrijgelegde oppervlak een nagenoeg ongedoteerde siliciumlaag 2 (minder 15 3 dan 10 aktivatoratanen per an ) epitaxiaal neergeslagen, zie Figuur 5.
15 Aangezien in dit voorbeeld een n aansluitgebied 21 (zie Fig. 6) gewenst wordt met de begraven collectorlaag 3F van de aan te hrengen vertikale bipolaire transistor, wordt met behulp van een fotolakmasker 19 een im- 14 2 plantatie van arseenionen (dosis 10 ionen per an , energie 170 keV) uit-gevoerd boven de n-type laag 3B.
20 Na verwij dering van het masker 19 wordt nu een dunne oxydelaag 20 van ongeveer 0,05 ,um dikte aangegroeid, waama een verhitting bij 0 1200 C gedurende ongeveer 6 uur in stikstof plaats vindt. Daarbij diffun-deren de begraven lagen 3A-E door de gehele dikte van de epitaxiale laag heen, en vormen zo de nrtype eilanden 2A-D en het cmgevende p-type gebied 25 2E.
De arseenimplantatie in het eiland 2B diffundeert slechts weinig en vormt in de eilanden hcoggedoteerde n-type begraven lagen 3F.
Doordat boor en fosfor in silicium bij dezelfde temperatuur nagenoeg dezelfde diffusiecoefficient hebben, heffen de laterale diffusies 30 van de begraven lagen 3A-D en 3E elkaar vrijwel pp. De door de netto do-teringen bepaalde pn-overgangen 4A,B,C en D staan daardoor praktisch lood-recht op het oppervlak.
Daama wordt (zie Figuur 7) op de oxydelaag 20 een siliciumni- tridelaag 22 neergeslagen, waarin door etsen ter plaatse van het hiema 35 aan te hrengen oxydepatroon (25) delen worden verwijderd. Dan wordt een 11 2 arseenimplantatie met een dosis van 4x10 ionen per an en een energie van 150 keV uitgevoerd ter vorming van n-type kanaalonderbrekers in de eilanden (gestippeld aangeduid). (Deze arseenimplantatie wordt door de 8104862
* V
EHN 10176 8 hiema volgende booriirplantatie angedoteerd op die plaatsen waar ze niet geraaskeerd is).
Vervolgens wordt (zie Figuur 8) een boorionenimplantatie uitge-13 2 voerd met een dosis van 5x10 ionen pet cm en een energie van 25 keV, cm 5 kanaalonderbrekende p-type zones 23 te vormen ., waarbij de gebieden die tegen deze iirplantatie moeten worden beschermd bedekt worden met een fotolaklaag 24. Deze fotolaklaag kan verkregen worden met hetzelfde masker dat toegepast werd voor bet etsen van de nitridelaag 17 (zie Figuur 3).
Na het verwijderen van het fotolakmasker 24 wordt (zie Figuur 9) 10 thermisch geoxydeerd bij een ternperatuur van 1100°C gedurende ongeveer 1 uur ter vorming van een ten dele verzonken,ongeveer 0,8^um dikke oxyde-laag 25, waarbij de siliciumnitridelaag 22 tegen de oxydatie maskeert. Daama worden de nitridelaag 22 en de oxydelaag 20 verwijderd, en wordt een dunne oxydelaag 26 verkregen gedurende een korte thermische oxydatie 15 bij 1100°C. Dit is de zogenaairde "gate-oxyde" laag, ter dikte van ongeveer 0,05^um.
Hietna wordt, zonder masker, een ionenimplantatie, bijvoorbeeld van boor ionen, verricht ter bepaling van de drerpelspanning van de te vormen veldeffekttransistors, volgens de pijlen in Figuur 9. De soort van 20 ionen, de dosis en de icrplantatieenergie zijn afhankelijk van de gewenste waarde van de drempelspanning.
Over het gehele qppervlak wordt nu een laag polykristallijn silicium neergeslagen, onder toepassing van algemeen gebruikelijke tech- nieken. Deze laag wordt tijdens of na het neerslaan gedoteerd, bijvoor- 25 beeld door middel van een fosfor diffusie. Daama wordt de siliciumlaag door etsen in een patroon gebracht dat de stuurelektroden 9 en 12 (zie
Figuur 10) en eventueel ook elektrische doorverbindingsstrippen cravat.
Hiema volgt een boorionenimplantatie ter vorming van de basis- zone 6 van de vertikale bipolalre transistor en van de weerstand 15, zie 30 Figuur 10. De overige delen van de siliciumplaat worden daarbij geraas- keerd door een fotolaklaag 27. Deze iirplantatie geschiedt bijvoorbeeld 13 2 bij een dosis van 2x10 ionen per an en een energie van 60 keV.
Dan wordt een verhitting uitgevoerd bij 1000°C gedurende 30 mi-nuten in stikstof, waarbij de gebieden 6 en 15 wat dieper indiffunderen 35 en kristalbeschadigingen ten gevolge van de iirplantatie worden hersteld, waama (zie Figuur 11) een nieuw fotolakmasker 28 wordt aangebracht. Vervolgens wordt een arseeniirplantatie uitgevoerd, waarbij de aan- en afvoer-zones 13 an 14 van de n-kanaal veldeffekttransistor, de contactzone 29 op 8104862 PHN 10176 9 ft het eiland 2A, de collectorcontactzone 30 en de emitterzone 31 van de vertikale bipolalre transistor in het eiland 2B worden gevormd. Het gate-oxyde 26 kan v66r deze arseenimplantatie al dan niet warden verwijderd.
Daama warden, onder toepassing van een verder fotolakmasker 32 5 (zie Figuur 12) door middel van een boorioneninplantatie de contactdif-fusie 33 cp het cmgevende gebied 2E, de aan- en afvoerzones 10 en 11 van de ρ-kanaal veldeffekttransistor in het eiland 2A, de basiscontactzone 34 van de vertikale bipolaire transistor in het eiland 2B, de eindcontact-zones 35 en 36 van de weerstand 15 in het eiland 2C en de emitter- en cxal-10 lectorzones 7 en 8 van de later ale transistor in het eiland 2D gevontd.
Na het verwijderen van het fotolakmasker 32 wordt over het geheel een laag 37 van pyrolithisch siliciumoxyde aangebracht, die met fosfor gedoteerd wordt ,gevolgd door een getterstap bij ongeveer 1000°C. Na deze passivering worden in de oxydelaag 37 contactvensters aangebracht en wordt 15 de metallisering, bijvoorbeeld door opdanpen en etsen van aluminium, ge-realiseerd. Zo wordt uiteindelijk de struktuur van Figuur 1 en 2 verkre-gen. In Figuur 2 zijn de contactvensters van diagonalen voorzien, en zijn de grenzen van de metallisering gestippeld aangeduid.
Zoals uit dit voorbeeld duidelijk is, heeft de constructie vol-20 gens de uitvinding het belangrijke voordeel van een zeer canpacte struc-tuur, welke verkregen wordt met een technologie die het bovendien mogelijk maakt de bipolaire en de MOS-delen van de gexntegreerde schakeling prak-tisch onafhankelijk van elkaar te optimaliseren, terwijl voorts het aantal nauwkeurige uitrichtstappen zeer gering is.
25 De uitvinding is niet beperkt tot het gegeven uitvoeringsvoor- beeld. ZO kunnen andere halfgeleidermaterialen dan silicium, bijvoorbeeld III-V verbindingen zoals GaAs,en andere isolerende lagen en maskerings-lagen worden toegepast. Ook kunnen de geleidingstypen alle worden ctnge-keerd, zodat p-type eilanden angeven door een n-type gebied ontstaan.
30 Verder kunnen de niet voor de uitvinding wezenlijke vervaardigingsstappen worden weggelaten of qp willekeurige wijze gevarieerd worden.
35 8104862
Claims (11)
1. Halfgeleiderinrichting met een geintegreerde schakeling bevat-tende een substraat van een eerste geleidingstype en een daarop gelegen epitaxiale laag die verdeeld is in eilanden van het tweede, tegengestelde geleidingstype welke lateraal cmgeven zijn door een omgevend gebied van 5 het eerste geleidingstype, waarbij in ten minste een eiland een bipolaire transistor is aangebracht, met het kenmerk, dat het ctngevende gebied en de eilanden gevormd zijn door vanuit naast elkaar- gelegen begraven lagen van het eerste respectievelijk het tweede geleidingstype door de epitaxiale laag heen gediffundeerde, aan elkaar grenzende gebieden, welke be-10 graven lagen zijn aangebracht ter plaatse van het scheidingsvlak tussen het substraat en de epitaxiale laag, waarbij de pn-overgangen tussen de eilanden en het omgevende gebied nagenoeg loodrecht op het cppervlak van de epitaxiale laag staan.
2. Halfgeleiderinrichting volgens' conclusie 1 met het kenmerk, 15 dat in ten minste een verder eiland een veldeffekttransistor met gexso-leerde stuurelektrode is aangebracht.
3. Halfgeleiderinrichting volgens conclusie 2 met het kenmerk, dat in het omgevende gebied ten minste een veldeffekttransistor met ge-isoleerde stuurelektrode is aangebracht van het aan de eerste veldeffekt- 20 transistor complenentaire type.
4. Halfgeleiderinrichting volgens een der voorgaande conclusies, met het kenmerk, dat het halfgeleiderlichaam uit silicium bestaat, en dat de begraven lagen met boor resp. met fosfor zijn gedoteerd.
5. Halfgeleiderinrichting volgens een der voorgaande conclusies, 25 met het kenmerk dat de genoemde bipolaire transistor een vertikale transistor is waarvan het eiland de collectorzone vormt.
6. Halfgeleiderinrichting volgens conclusie 5, met het kenmerk dat het eiland met fosfor gedoteerd is en dat het eiland ter vermindering van de collectorweerstand van de transistor een tweede begraven laag van 30 het tweede geleidingstype bevat die met arseen of antimoon gedoteerd is ' en aan het omgevende gebied grenst.
7. Halfgeleiderinrichting volgens een der conclusies 1 t/m 4, met het kenmerk dat de genoemde bipolaire transistor een laterals transistor is waar^lin deel van het eiland de basiszone vormt.
8. Werkwijze ter vervaardiging van een halfgeleiderinrichting volgens een der voorgaande conclusies, met het kenmerk dat in het opper-vlak van een halfgeleidersubstraat van een eerste geleidingstype via een masker met een aantal cpeningen een het tweede, tegengestelde geleidings- 8104862 * ** * PHN 10176 11 type bepalende eerste doteringsstof wordt aangehracht ter vorming van ei— landvormige qppervlaktelagen van het tweede geleidingstype, dat in het gehele gebied tussen deze eilandvonnige oppervlaktelagen een, het eerste geleidingstype bepalende, tweede doteringsstof wordt aangehracht ter vor-5 ming van een oppervlaktelaag van het eerste geleidingstype met een hogere doteringsconcentratie dan het substraat, dat daama qp het gehele opper-vlak een nagenoeg ongedoteerde halfgeleiderlaag epitaxiaal wordt aange-groeid, dat de qppervlaktelagen van het eerste en van het tweede geleidingstype door de gehele dikte van de epitaxiale laag heen warden gedif-10 fundeerd en dat in althans een der zo verkregen eilanden van het tweede geleidingstype een bipolaire transistor wordt gevormd.
9. Werkwijze volgens conclusie 8 met het kenmerk dat ander toepassing van het genoemde masker in ten ruinste een eiland tevens een andere het tweede geleidingstype bepalende doteringsstof met een kleinere diffu- 15 sieccnstante dan de eerste doteringsstof wordt aangehracht, in welk eiland een vertikale bipolaire transistor wordt gevormd met een begraven collec-torlaag waarvan de dotering voomamelijk door de genoemde andere doteringsstof wordt bepaald.
10. Werkwijze volgens conclusie 9, met het kenmerk dat de andere do-20 teringsstof ook in alle verdere eilanden wordt aangehracht.
11. Werkwijze volgens conclusie 9 of 10, met het kenmerk dat het substraat en de epitaxiale laag uit silicium bestaan, dat de eerste en tweede doteringsstof respectievelijk fosfor en boor bevatten, en dat de andere doteringsstof arseen of antimoon bevat. 25 30 35 8104862
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8104862A NL8104862A (nl) | 1981-10-28 | 1981-10-28 | Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan. |
| CA000413778A CA1203639A (en) | 1981-10-28 | 1982-10-19 | Semiconductor device and method of manufacturing the same |
| JP57186217A JPS5880851A (ja) | 1981-10-28 | 1982-10-25 | 半導体装置とその製造方法 |
| AU89763/82A AU550102B2 (en) | 1981-10-28 | 1982-10-25 | Semiconductor integrated circuit device |
| EP82201335A EP0078571B1 (en) | 1981-10-28 | 1982-10-26 | Semiconductor device and method of manufacturing the same |
| IE2570/82A IE53914B1 (en) | 1981-10-28 | 1982-10-26 | Semiconductor device and method of manufacturing the same |
| DE8282201335T DE3264580D1 (en) | 1981-10-28 | 1982-10-26 | Semiconductor device and method of manufacturing the same |
| US06/883,008 US4724221A (en) | 1981-10-28 | 1986-07-07 | High-speed, low-power-dissipation integrated circuits |
| JP3240286A JPH04363046A (ja) | 1981-10-28 | 1991-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8104862 | 1981-10-28 | ||
| NL8104862A NL8104862A (nl) | 1981-10-28 | 1981-10-28 | Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8104862A true NL8104862A (nl) | 1983-05-16 |
Family
ID=19838270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8104862A NL8104862A (nl) | 1981-10-28 | 1981-10-28 | Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan. |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4724221A (nl) |
| EP (1) | EP0078571B1 (nl) |
| JP (2) | JPS5880851A (nl) |
| AU (1) | AU550102B2 (nl) |
| CA (1) | CA1203639A (nl) |
| DE (1) | DE3264580D1 (nl) |
| IE (1) | IE53914B1 (nl) |
| NL (1) | NL8104862A (nl) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| NL188923C (nl) * | 1983-07-05 | 1992-11-02 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| IT1214808B (it) * | 1984-12-20 | 1990-01-18 | Ates Componenti Elettron | Tico e semiconduttore processo per la formazione di uno strato sepolto e di una regione di collettore in un dispositivo monoli |
| EP0204979B1 (de) * | 1985-06-03 | 1989-03-29 | Siemens Aktiengesellschaft | Verfahren zum gleichzeitigen Herstellen von bipolaren und komplementären MOS-Transistoren auf einem gemeinsamen Siliziumsubstrat |
| US5324982A (en) * | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
| US5023193A (en) * | 1986-07-16 | 1991-06-11 | National Semiconductor Corp. | Method for simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks |
| KR880005690A (ko) * | 1986-10-06 | 1988-06-30 | 넬손 스톤 | 선택적인 에피켁샬층을 사용한 BiCMOS 제조방법 |
| JPS63122161A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US5475335A (en) * | 1994-04-01 | 1995-12-12 | National Semiconductor Corporation | High voltage cascaded charge pump |
| US5556796A (en) * | 1995-04-25 | 1996-09-17 | Micrel, Inc. | Self-alignment technique for forming junction isolation and wells |
| WO1997023901A1 (en) * | 1995-12-21 | 1997-07-03 | Philips Electronics N.V. | Method of manufacturing a resurf semiconductor device, and a semiconductor device manufactured by such a method |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1098826A (en) * | 1965-08-24 | 1968-01-10 | Sony Corp | Method of making integrated circuit |
| US3930909A (en) * | 1966-10-21 | 1976-01-06 | U.S. Philips Corporation | Method of manufacturing a semiconductor device utilizing simultaneous outdiffusion during epitaxial growth |
| NL145396B (nl) * | 1966-10-21 | 1975-03-17 | Philips Nv | Werkwijze ter vervaardiging van een geintegreerde halfgeleiderinrichting en geintegreerde halfgeleiderinrichting, vervaardigd volgens de werkwijze. |
| CH519271A (de) * | 1970-07-20 | 1972-02-15 | Bbc Brown Boveri & Cie | Impulsübertrager für einen gesteuerten Gleichrichter |
| US4032372A (en) * | 1971-04-28 | 1977-06-28 | International Business Machines Corporation | Epitaxial outdiffusion technique for integrated bipolar and field effect transistors |
| US3793088A (en) * | 1972-11-15 | 1974-02-19 | Bell Telephone Labor Inc | Compatible pnp and npn devices in an integrated circuit |
| DE2351985A1 (de) * | 1973-10-17 | 1975-04-30 | Itt Ind Gmbh Deutsche | Planardiffusionsverfahren zum herstellen einer monolithisch integrierten festkoerperschaltung |
| US4151019A (en) * | 1974-12-27 | 1979-04-24 | Tokyo Shibaura Electric Co., Ltd. | Method of manufacturing integrated injection logic semiconductor devices utilizing self-aligned double-diffusion techniques |
| JPS5216185A (en) * | 1975-07-30 | 1977-02-07 | Hitachi Ltd | Bipolar type semiconductor integrated circuit device |
| JPS5365675A (en) * | 1976-11-24 | 1978-06-12 | Nec Corp | Semiconductor device |
| SU773793A1 (ru) * | 1977-11-02 | 1980-10-23 | Предприятие П/Я -6429 | Способ изготовлени полупроводниковых интегральных бипол рных схем |
| JPS5515367A (en) * | 1978-07-19 | 1980-02-02 | Tadano Tekkosho:Kk | Wrecking method |
| DE2838928A1 (de) * | 1978-09-07 | 1980-03-20 | Ibm Deutschland | Verfahren zum dotieren von siliciumkoerpern mit bor |
| US4168997A (en) * | 1978-10-10 | 1979-09-25 | National Semiconductor Corporation | Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer |
| JPS5552266A (en) * | 1978-10-11 | 1980-04-16 | Seiko Epson Corp | Semiconductor integrated circuit |
| US4325180A (en) * | 1979-02-15 | 1982-04-20 | Texas Instruments Incorporated | Process for monolithic integration of logic, control, and high voltage interface circuitry |
| JPS55148465A (en) * | 1979-05-09 | 1980-11-19 | Nec Corp | Manufacture of complementary mos integrated circuit device |
| JPS55153365A (en) * | 1979-05-17 | 1980-11-29 | Toshiba Corp | Manufacturing method of semiconductor device |
| JPS55156366A (en) * | 1979-05-24 | 1980-12-05 | Toshiba Corp | Semiconductor device |
| JPS5676560A (en) * | 1979-11-28 | 1981-06-24 | Hitachi Ltd | Semiconductor device |
| JPS5694670A (en) * | 1979-12-27 | 1981-07-31 | Fujitsu Ltd | Complementary type mis semiconductor device |
| NL186662C (nl) * | 1980-04-29 | 1992-03-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
-
1981
- 1981-10-28 NL NL8104862A patent/NL8104862A/nl not_active Application Discontinuation
-
1982
- 1982-10-19 CA CA000413778A patent/CA1203639A/en not_active Expired
- 1982-10-25 AU AU89763/82A patent/AU550102B2/en not_active Ceased
- 1982-10-25 JP JP57186217A patent/JPS5880851A/ja active Pending
- 1982-10-26 DE DE8282201335T patent/DE3264580D1/de not_active Expired
- 1982-10-26 IE IE2570/82A patent/IE53914B1/en not_active IP Right Cessation
- 1982-10-26 EP EP82201335A patent/EP0078571B1/en not_active Expired
-
1986
- 1986-07-07 US US06/883,008 patent/US4724221A/en not_active Expired - Fee Related
-
1991
- 1991-08-28 JP JP3240286A patent/JPH04363046A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| IE53914B1 (en) | 1989-04-12 |
| CA1203639A (en) | 1986-04-22 |
| EP0078571A1 (en) | 1983-05-11 |
| AU8976382A (en) | 1983-05-05 |
| DE3264580D1 (en) | 1985-08-08 |
| US4724221A (en) | 1988-02-09 |
| JPS5880851A (ja) | 1983-05-16 |
| IE822570L (en) | 1983-04-28 |
| EP0078571B1 (en) | 1985-07-03 |
| JPH04363046A (ja) | 1992-12-15 |
| AU550102B2 (en) | 1986-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5618688A (en) | Method of forming a monolithic semiconductor integrated circuit having an N-channel JFET | |
| EP0110313B1 (en) | Semiconductor integrated circuit device and a method for manufacturing the same | |
| US5140388A (en) | Vertical metal-oxide semiconductor devices | |
| TWI424527B (zh) | 包含延伸穿過埋藏絕緣層的導電結構之電子裝置 | |
| EP0083816B1 (en) | Semiconductor device having an interconnection pattern | |
| US4864377A (en) | Silicon on insulator (SOI) semiconductor device | |
| GB2103877A (en) | Gate protection for insulated gate semiconductor devices | |
| US20020008299A1 (en) | Integrated device with a trench isolation structure, and fabrication process therefor | |
| NL8003612A (nl) | Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze. | |
| NL8104862A (nl) | Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan. | |
| US6803249B2 (en) | Method of making an integrated photodetector in which a silicon nitride layer forms an anti-reflective film and part of multi-layer insulator within transistor structures | |
| US3602781A (en) | Integrated semiconductor circuit comprising only low temperature processed elements | |
| KR970011641B1 (ko) | 반도체 장치 및 제조방법 | |
| US11114572B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| EP0112489A1 (en) | Semiconductor device with compact isolation and method of making the same | |
| EP0413256B1 (en) | Method of producing a semiconductor structure for high power integrated circuits | |
| NL7900280A (nl) | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. | |
| NL8302383A (nl) | Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. | |
| EP0343879B1 (en) | Bipolar transistor and method of making the same | |
| US5424575A (en) | Semiconductor device for SOI structure having lead conductor suitable for fine patterning | |
| KR900007904B1 (ko) | 상보형 반도체장치의 제조방법 | |
| EP0242893A1 (en) | Method of manufacturing a semiconductor device | |
| JPS6195565A (ja) | エミツタ直列抵抗を有するバイポーラトランジスタの製造方法 | |
| JPH05343415A (ja) | バイポーラトランジスタ | |
| EP1061572A1 (en) | Intergrated stucture for radio frequency applications |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| A85 | Still pending on 85-01-01 | ||
| BV | The patent application has lapsed |