TWI424527B - 包含延伸穿過埋藏絕緣層的導電結構之電子裝置 - Google Patents

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Description

包含延伸穿過埋藏絕緣層的導電結構之電子裝置
本揭示內容係關於電子裝置，且尤其更關於包含延伸穿過埋藏絕緣層的導電結構之電子裝置。
多年來，電子組件之大小及該等電子組件間之間距已漸減少。然而，隨著一電子裝置內之電子組件彼此更接近，電子干擾、射頻干擾或此等電子組件間之兩種干擾的問題變得更明顯。深溝渠結構已用於經設計在高電壓(將近40伏特及以上)處操作之電子組件間的電絕緣。但用於深溝渠結構之現存程序未充分適用於其他具有次微米設計規則的電子組件間之場隔離區。用於該等其他電子組件間之電絕緣的場隔離區並未充分適用於高電壓應用。
一電子裝置可包含一基板上之不同類型組件。例如，電子裝置可設計為包含一經設計用於且可操作以支撐一可在高電壓處操作之組件的組件或區段，一可產生RF或其他電磁雜訊之組件或區段，及一係數位邏輯之部分的組件，其所有皆相同積體電路的部分。
如下文依據各種具體實施例的描述，當可在各種不同條件下操作之組件出現在相同積體電路內時電子裝置之特徵可改進性能及減少可能發生的負面效應。一埋藏絕緣層可實質上防止該基板成為一寄生雙極或pnpn閂鎖組件之部分。可形成一具有一絕緣襯層之深溝渠與一其內之導電結構的組合，且減少沿深溝渠之側壁形成一寄生場效電晶體的可能性。該導電結構亦可操作以過濾或減少RF或其他電磁雜訊，避免達到對於RF或其他電磁雜訊敏感之組件。該組合亦有助於減少其他串擾問題，切換功率耗散，及減少組件間之間距。此外，亦可用該導電結構來提供一穿過埋藏絕緣層之基板連結。對接埋藏絕緣層之摻雜區可減少一背閘極效應。可將半導體層內之連結區用作該組件的部分，其可實質上消除一沿溝渠之側壁之寄生場效電晶體，或其任何組合的形成。
在一態樣中，一電子裝置可包含一基板、一覆蓋該基板的埋藏絕緣層，及一覆蓋該埋藏絕緣層之半導體層，其中該半導體層係實質上單結晶。該電子裝置亦可包含一導電結構，其延伸穿過半導體層及埋藏絕緣層且對接該基板，及一絕緣間隔件，其置於該導電結構及半導體層及埋藏絕緣層之各層間。
在說明下文具體實施例的細節前，係定義或澄清一些術語。關於一層或區之術語"重度摻雜"，意指此層或區具有一至少將近1017 原子/cm3 之摻雜劑濃度。關於一層或區之術語"輕度摻雜"，意指此一摻雜層或區係未重度摻雜。
關於一組件或區段之術語"高電壓"，意指此組件或區段係可在至少將近40伏特之電壓處操作。關於一組件或區段之術語"低電壓"，意指此組件或區段並非高電壓組件或區段。例如，一高電壓組件可包含終端，其中當橫跨終端之電壓差係至少將近40伏特時，該高電壓組件係可操作，且一低電壓組件可包含終端，其中當橫跨過終端之電壓差係至少將近40伏特時，該低電壓組件係不可操作。
除非明確聲明為相反，否則"或"指一包含的或，且非表示一唯一的或。例如，下文任一項皆滿足條件A或B：A係真(或存在)且B係假(或不存在)；A係假(或不存在)而B係真(或存在)；以及A與B二者係真(或存在)。
除非另行定義，否則本文所用的全部技術與科學術語具有與本發明所歸屬之熟悉此項技術者通常理解的技術相同之含義。全部公告案、專利申請案、專利及本文中所提及的其他參考文獻之全部內容係以引用方式併入本文。如遇到衝突情形，以包含定義之本說明書為準。此外，材料、方法及範例僅為說明性，而非意欲加以限制。
本發明之其他特徵與優點，將可由下文詳細說明且由申請專利範圍中瞭解。
本文中未說明的範圍，關於特定材料、處理方式以及電路的許多細節皆為習知，且可在關於半導體以及微電子技術的教科書與其他來源中發現。
電子裝置可包含積體電路本身或可為一較大次裝配件或裝配件中之一部分或次裝配件。因此，電子裝置可為電路板、電腦、車輛或包含在此描述之積體電路的任何具體實施例之類似者。
在一具體實施例中，電子裝置可為一積體電路，如圖1中的積體電路10。圖1包含一積體電路10之示意圖。積體電路10可包含一中央處理單元("CPU")100、一射頻("RF")區段102、一高電壓("HV")區段104、一唯讀記憶體("ROM")106、一隨機存取記憶體("RAM")108、及一類比區段110。在一具體實施例中，CPU 100、ROM 106、RAM 108、類比區段110或其任何組合，包含經設計使得若該等組件的終端間之電壓差超過將近40伏特時其將會不正確地操作之組件。因此，CPU 100、ROM 106、RAM 108或任何組合包含數位邏輯。HV區段104包含經設計使得即使當該等組件之終端間的電壓差超過將近40伏特時其亦正確地操作的組件。RF區段106包含產生RF或其他電磁雜訊的組件，其可能負面影響積體電路10之其他區段中的其他組件。
一導電結構120置於如圖1中說明之各區段間。儘管未說明，更多、更少或不同區段可與積體電路10一起存在。在一具體實施例中，導電結構120可延伸穿過一埋藏絕緣層且對接該基板(圖1中未說明)。當積體電路10係操作時，導電結構可置於一實質上恆定電壓處，例如接地電位、VDD 、VSS 或類似者。導電結構120之使用可允許整合欲存在於相同積體電路內之各種不同類型組件，而無在明顯負面影響不同區段內之組件的一區段內之組件。更明確言之，HV區段104內的組件可操作而不負面影響其他區段中的組件。同時，導電結構120可在達到其他區段內之其他組件前減少(例如，過濾)RF或其他電磁雜訊。該設計之其他益處係後續在此說明書中更詳細描述。
可將不同組態用於導電結構以在設計及製造積體電路時允許更大靈活性。圖2包含一積體電路20之示意圖。積體電路20包含CPU 100、RF區段102、HV區段104、ROM 106、RAM 108及類比區段110。可改變導電結構220使得導電結構222之部分不置於CPU 100及ROM 106與RAM 108之各者間。在此特定具體實施例中，CPU、ROM 106及RAM 108內之相對較低電壓、數位電晶體係與HV區段104、RF區段102及類比區段分離。
圖3包含一積體電路30的示意圖。在此特定具體實施例中，一CPU 300包含一部分312及一部分314，且HV區段304包含一部分316及一部分318。相對於CPU 300，部分312可包含當操作時與部分314內組件相比係相對較吵雜的組件，其中部分314內之組件係對於由部分312產生之雜訊相對較敏感。依此方式，導電結構320包含一使部分312及部分314彼此分離之部分。相對於HV區段304，部分316及部分318之偏壓條件可能使得無需導電結構320，部分316內之一組件的操作將會干擾部分318內之一組件的操作，或反之亦然。導電結構320允許部分316及部分318內之組件係彼此獨立地操作。
在閱讀此說明書後，熟習此項技術人士將會瞭解用於積體電路之導電結構可具有許多不同設計。雖然未說明，但可將一個以上導電結構用於一積體電路中。在又另一具體實施例中，導電結構圍繞RF區段102及HV區段104，但無導電結構圍繞CPU 100、ROM 106或RAM 108。在又另一具體實施例中，任何各種區段無需置於緊接著深溝渠，其係鄰接導電結構置放。一區段內的任何組件可與導電結構及深溝渠隔開，如將相對於圖20及21更詳細描述。一積體電路內之導電結構的實際組態或佈局可修整如需要或所需的特定應用。
圖4至15係相對於一可用於形成一積體電路之程序順序描述，該積體電路包含一在積體電路內之組件間的導電結構。圖4包含一絕緣物上半導體("SOI")基板400之斷面圖的圖式。SOI基板400可包含一半導體基板(基材)402、一埋藏絕緣層404、及一半導體層406。半導體基板402及半導體層406之各者包含相同或不同半導體元件，及係相同或不同導電率類型。在一特定具體實施例中，基板402及半導體層406之各者係輕度p型摻雜。埋藏絕緣層404可包含一或多個絕緣膜，其包含一氧化物、一氮化物、一氮氧化物或其任何組合。在一具體實施例中，埋藏絕緣層404具有一在將近0.2至3.0微米之範圍中之厚度，且半導體層406具有一在將近0.4至3.0微米之範圍中之厚度。在另一具體實施例中，埋藏絕緣層404及半導體層406的厚度可比先前描述之厚度更厚或更薄。在一特定具體實施例中，埋藏絕緣層404包含一層二氧化矽。SOI基板400可從商用來源或使用習知或專用技術製造來獲得。
圖5包含SOI基板400在半導體層406之部分已摻雜以產生摻雜區506後的斷面圖之圖式。摻雜區506具有一與半導體層406相比係不同導電率類型。在一特定具體實施例中，摻雜區506係與銻、砷、或其任何組合來重度n型摻雜。摻雜區506可作為N＋ 埋藏層(亦稱為N＋ 埋藏區)，用於後續形成的電子組件。摻雜區506可藉由使用習知或專用植入或烘烤摻雜技術形成。
圖6包含一積體電路在半導體層406及摻雜區506上形成一半導體層602後，及在半導體層602內形成連結區606後之斷面圖的圖式。在一具體實施例中，半導體層602包含矽、鍺、碳或其任何組合。半導體層602及連結區606係在一或多個迭代順序期間形成。在一具體實施例中，半導體層602可形成至其全厚度，且連結區606可形成以從摻雜區506延伸穿過半導體層602之整個厚度。在另一具體實施例中，可形成半導體層602的整個厚度，且連結區606係形成使得其從摻雜區506僅部分延伸穿過半導體層602。換句話說，連結區606將不會延伸至半導體層602的最上方表面，如圖6中說明。
在又另一具體實施例中，係形成半導體層602的一第一部分，連結區606係形成在半導體層602之部分內，且半導體層602之另一部分係形成在半導體層602之第一部分及連結區606上。在又另一具體實施例中，半導體層602包含第一部分，且半導體層602之另一部分包含具有不同半導體組成物的不同區。例如，其他部分可包含除了其中形成高性能p通道電晶體以外的單晶矽。矽鍺係形成在其後將製造高性能p通道電晶體之處。在又另一具體實施例中，可形成一不同半導體材料、一第III－V族半導體材料、一第II－VI族半導體材料或類似者。在一特定具體實施例中，具有第III－V族半導體材料或第II－VI族半導體材料的部分係在RF區段102，且係在其中一其後形成電路的位置。該電路用以將一信號從基頻調變至一特定載體頻率，或將一信號從一特定載體頻率解調變至基頻。在閱讀此說明書後，熟習此項技術人士將會瞭解可將半導體組成物的其他配置用於形成積體電路。
在一具體實施例中，半導體層602係輕度摻雜且具有與半導體層406相同之導電率類型。連結區606係重度摻雜且具有與半導體層602相反的導電率類型。在一特定具體實施例中，連結區606與摻雜區506相比係具有一較低摻雜劑濃度。在其他具體實施例中，連結區606與摻雜區506相比係具有相同或更高摻雜劑濃度。在一具體實施例中，一摻雜區506及一連結區606之組合可為用於一雙極電晶體之集極的部分。半導體層602可使用習知或專用磊晶沈積技術形成。連結區606可使用習知或專用植入或烘烤摻雜技術形成。
圖7包含形成場隔離區722之斷面圖的圖式。場隔離區722係淺溝渠場隔離區、矽局部氧化("LOCOS")場隔離區、其他適合場隔離區或其任何組合。在一具體實施例中，場隔離區722延伸進入半導體層602內到達將近0.11至將近0.9 μm之深度。在一特定具體實施例中，場隔離區722延伸0.2至將近0.5 μm進入半導體層602內。場隔離區722可完全或僅部分延伸進入半導體層602。場隔離區722係使用習知或專用場隔離程序形成。
圖8包含一在形成硬遮罩層820後之斷面圖的圖式。在一具體實施例中，硬遮罩層820包含一氧化膜822、一氮化膜824、及另一氧化膜826。氮化膜824可作為保護層，因此若在後續蝕刻操作期間侵蝕氧化膜826的太大部分，則氮化膜824保護場隔離區722及半導體層602之下方部分。在圖8中說明之具體實施例中，氧化膜822作為一在氮化膜824及半導體層602間之襯墊層。在一具體實施例中，氧化膜822具有在將近5至將近50 nm之範圍中的厚度，氮化膜824具有在將近50至將近250 nm之範圍中的厚度，且氧化膜826具有在將近50至900 nm之範圍中的厚度。在另一具體實施例中，氧化膜822、氮化膜824、氧化膜826或其任何組合具有一比先前描述之厚度之範圍更厚或更薄的厚度。在另一具體實施例中，硬遮罩層820具有與所述之一不同的組成物。例如，該硬遮罩層820可包含更多或較少膜。在又另一具體實施例中，硬遮罩層820可包含一隨著厚度之函數改變的各種組成物。硬遮罩層820係使用習知或專用成長或沈積技術形成。
圖9包含一在形成延伸穿過硬遮罩層820；場隔離區722、半導體層602、連結區606或其任何組合，及半導體層406、摻雜區506或其任何組合以曝露埋藏絕緣層404的部分之溝渠940後的斷面圖之圖式。雖然未說明，但一光阻遮罩係形成在硬遮罩層820的部分上，且包含對應於其中將形成溝渠940之位置的開口。習知蝕刻程序係用來蝕刻曝露沿溝渠940之底部的埋藏絕緣層404之部分的溝渠。蝕刻用於溝渠940之該等層及區可使用習知或專用技術執行。在一具體實施例中，溝渠940具有在將近1.1至將近9 μm之範圍中的深度，且在另一具體實施例中，溝渠940具有在將近1.1至將近5 μm之範圍的寬度。在其他具體實施例中，溝渠940可比先前描述範圍更淺或更深、更窄或更寬。在另一具體實施例中(未說明)，溝渠940可延伸穿過埋藏絕緣層404且曝露半導體基板402。在溝渠940形成後，可使用習知或專用灰化技術移除光阻遮罩。
在程序中之此處，半導體層406及半導體層602係依台面(mesa)之形式。該台面具有外部周邊，其對應於溝渠940之內部周邊及一其後形成之導電結構。一些或所有連結區606可置於沿其對應台面的外部周邊。
圖10包含一在形成一絕緣層1042後之斷面圖的圖式。絕緣層1042包含具有氧化物、氮化物、氮氧化物或其任何組合的一或多個膜。絕緣層1042係沿硬遮罩層820之曝露表面及沿溝渠940的側壁及底部實質上保形地沈積。絕緣層1042之厚度經選擇使得溝渠940係不實質上完全填充。例如，絕緣層1042係沈積使得其厚度不超過溝渠940之寬度之一半。在一具體實施例中，絕緣層1042具有在將近0.11至將近0.9微米之範圍中的厚度。在另一具體實施例中，絕緣層1042具有之厚度比先前描述厚度更厚或更薄。在一特定具體實施例中，絕緣層1042係使用一大氣化學汽相沈積程序沈積。在另一具體實施例中，可使用一低壓化學汽相沈積程序，只要沈積參數經選擇使得絕緣層1042具有沿溝渠940之曝露表面沈積之明顯部分。換句話說，絕緣層1042無須實質上保形。
圖11包含一在沿溝渠之底部蝕刻絕緣層1042及埋藏絕緣層402之部分，以形成漸縮溝渠1140後的斷面圖之圖式。一各向異性蝕刻係用來移除絕緣層1042及埋藏絕緣層404的部分。在一特定具體實施例中，氧化物蝕刻劑係用來蝕刻絕緣層1042及埋藏絕緣層404。在一具體實施例中，蝕刻係執行為定時蝕刻，及另一具體實施例中係使用與一定時過蝕刻組合的端點偵測執行。當形成漸縮溝渠1140時亦可侵蝕一些氧化膜826。即使已侵蝕所有氧化膜826，氮化膜824亦可保護下方部分。因此，若在蝕刻於形成漸縮溝渠1140期間使用過蝕刻時，氮化膜824之存在允許更多程序裕度。
在一具體實施例中，摻雜區1142可沿漸縮溝渠1140的底部形成半導體基板402的曝露部分。在一特定具體實施例中，摻雜區1142係重度摻雜且具有與半導體基板402相同的導電率類型。摻雜區1142有助於降低至一其後形成之導電結構的電接觸電阻。在另一具體實施例中，摻雜區1142可在較晚時間形成。例如，一其後形成之導電結構可包含一摻雜半導體材料，其中摻雜劑係從摻雜半導體材料驅動，以形成與圖11中說明之摻雜區1142類似的摻雜區。在又另一具體實施例中(未說明)，摻雜區1142係未形成或僅在一些漸縮溝渠1140的底部形成。
圖12包含一在漸縮溝渠內及在硬遮罩層820上形成一導電層1242後之斷面圖的圖式。導電層1242包含具有相同或不同組成物的一或多個導電膜。在一具體實施例中，導電層1242包含一摻雜矽層。在另一具體實施例中，係沈積耐火金屬本身或以分子形式沈積。例如，導電層可包含鎢、TiN、TiSiN、TaSiN、PtSi、或可耐受高達將近1100℃之溫度達到將近30秒的另一導電材料。因此，可使用許多不同耐火金屬、其矽化物、其氮化物、其氮化矽、其氮氧化矽或其任何組合。導電層1242之厚度經選擇使得導電層1242實質上完全填充漸縮溝渠1140。在一具體實施例中，導電層1242具有之厚度使得導電層1242之曝露表面實質上平坦或起伏。在一特定具體實施例中，導電層1242具有在將近0.2至將近2微米之範圍中的厚度。在另一具體實施例中，導電層1242可比先前描述厚度更厚或更薄。在一特定具體實施例中，導電結構1242可包含一用來形成自對準矽化物區的導電膜(其係靠近漸縮開口1140之底部)，及實質上填充漸縮開口1140之剩餘部分的另一導電膜。導電層1242可使用習知或專用沈積程序形成。
圖13包含一在移除覆蓋硬遮罩層820之導電層1242的部分，以形成導電結構1342後之斷面圖。係使用習知或專用毯覆式蝕刻或化學機械程序。當硬遮罩層820變成曝露時，該程序可使用端點偵測。可用過蝕刻來確保縱梁或其他導電細絲不保留在硬遮罩層820上。在程序中的此點，導電結構1342已形成。導電結構可具有如圖1、2、3所示之佈局或如一特定積體電路需要或所需的另一佈局。
圖14包含一在移除硬遮罩層820之剩餘部分後的斷面圖之圖式。當移除硬遮罩層820之剩餘部分時，亦可移除導電結構1342、絕緣層1042、場隔離區722或其任何組合的部分。硬遮罩層820的剩餘部分係藉由使用習知或專用程序技術來蝕刻、拋光或其組合而移除。在一具體實施例中，半導體層602、連結區606、及場隔離區722的部分變成曝露。在程序中的此點，可使用半導體層602之曝露部分形成許多不同組件。
圖15包含一實質上完成之積體電路的斷面圖之圖式。一閘極介電層1502及一閘極電極1504係依序形成及圖案化，以製成一用於一電晶體1500的閘極結構。一光阻遮罩(未說明)係形成在一不接受n型摻雜劑的半導體層602之部分上。光阻遮罩內之開口允許一摻雜劑被引入半導體層602的曝露區內。重度摻雜n型區1506係形成在半導體層602及連結區606的部分內。該等重度摻雜n型區1506可作為源極/汲極區、n井連結區、電接觸區、射極區、用於一組件之另一適合區、或其任何組合。光阻遮罩係使用習知或專用技術移除。另一光阻遮罩(未說明)係形成在不接受p型摻雜劑之半導體層602的部分上。此其他光阻遮罩內之開口允許摻雜劑被引入半導體層602的曝露區內。重度摻雜p型區1508係形成在半導體層602的部分內。該等重度摻雜p型區1508可作為源極/汲極區、p井連結區、電接觸區、外質基極區、用於一組件之另一適合區、或其任何組合。其他光阻遮罩係使用習知或專用技術移除。雖然未說明，但其他摻雜程序順序，電組件形成順序，或其任何組合可執行但未在圖15中說明。
一層間絕緣層1520係在電子組件上形成。在一具體實施例中，層間絕緣層1520包含一氮化膜1522及一氧化膜1524。氮化膜1522有助於在穿過氧化膜1524蝕刻接觸開口後提供端點偵測，及在穿過氧化膜1524蝕刻接觸開口之末端附近保護積體電路之下方電子組件或其他部分。在另一具體實施例中，可在此時形成更多或更少層。在一具體實施例中，層間絕緣層1520可包含一具有低介電常數("低k")的材料，例如與氟、氯、另一適合摻雜劑或其任何組合摻雜的氧化物，或一有機材料(如聚對二甲苯)。在閱讀此說明書後，熟習此項技術人士將瞭解其他材料可用於層間絕緣層1520。可使用習知或專用沈積技術形成層間絕緣層1520。
層間絕緣層1520係使用習知或專用微影技術圖案化，以形成其中欲進行接觸之接觸開口。導電插塞1526係形成在接觸開口內及延伸至下方組件、結構及摻雜區的部分。在一具體實施例中，可在接觸開口內沈積一導電材料，以實質上填充接觸開口及回蝕或拋光以移除覆蓋層間絕緣層1520之導電材料的部分，來形成導電插塞1526。
另一層間絕緣層1540係形成在導電插塞1526及層間絕緣層1520上。層間絕緣層1540可包含相對於層間絕緣層1520描述之任何膜或材料。層間絕緣層1540可具有與層間絕緣層1520相同或不同的組成物。層間絕緣層1540可使用習知或專用沈積技術形成。層間絕緣層1540接著被圖案化以定義其中互連件係在其後形成之互連溝渠。互連溝渠係使用習知或專用微影技術形成。互連件1546係藉由在互連溝渠內及層間絕緣層1540上任一者沈積另一導電材料而形成，且蝕刻或拋光置於互連溝渠外的導電材料。
包含層間絕緣層、導電插塞及互連件之額外位準可視需要或所需形成。一鈍化層1560係在最上方置放之互連位準上形成。鈍化層1560包含一或多個膜，其包含氧化物、氮化物、氮氧化物或其組合。鈍化層1560可使用習知或專用沈積技術形成。在程序中之此點，積體電路的製造係實質上完成。
可用本文描述之程序及架構來將各種不同組件整合進入相同積體電路。圖16及17包含積體電路之部分的斷面圖之圖式，以說明可使用如先前描述之概念形成的不同類型組件。圖16及17說明在形成一層間絕緣層後及形成導電插塞前之相同積體電路的不同部分。
如圖16及17之具體實施例中說明，積體電路1600包含一p通道電晶體1602(圖16)、一用於高電壓應用之電阻器1604(圖16)、一電容器1606(圖16)、一橫向擴散金氧半導體("LDMOS")電晶體1608(圖17)、及一雙極電晶體1609(圖17)，其經設計以在高電壓處操作。積體電路1600內之各種層及區包含一基板1612、一埋藏絕緣層1614、一半導體層1616、摻雜區1618、另一半導體層1622、連結區1624、p型區1626、n井區1632、HV p井區1634、及HV n井區1636(圖17)。
積體電路1600亦包含場隔離區1642、絕緣層1644之部分、及導電結構1646。在如所述之具體實施例中，場隔離區1642、絕緣層1644及導電結構1646的部分之組合有助於組件彼此電絕緣，使得當缺乏該組合時會彼此干擾的組件現可更接近的放置及允許形成一更小的積體電路。如所示，摻雜區未置於其中導電結構1646對接基板1612之位置處的基板1612內。在另一具體實施例(未說明)中，摻雜區可在形成導電結構1646前在基板內形成，或藉由來自導電結構1646之摻雜劑的擴散。
積體電路1600內之其他層及區亦包含一電容器電極1652、一摻雜劑阻隔層1654、一電容器介電層1662、一閘極介電層1664、一電極層1672、重度摻雜n型區1674、重度摻雜p型區1676、及一包含氮化膜1682及氧化膜1684之層間絕緣層1680。
在閱讀此說明書後，熟習此項技術人士將會瞭解許多其他組件(未說明)亦可在積體電路1600內存在。例如，積體電路1600可包含一n通道電晶體、一接面場效電晶體、一V型或U型場效電晶體、一絕緣閘極雙極電晶體、一二極體、一pnp雙極電晶體、一電感器、一記憶體單元(靜態隨機存取記憶體單元、動態隨機存取記憶體單元、磁阻隨機存取記憶體單元、浮動閘極或奈米晶體記憶體單元或類似者)、一加速度計、一壓力感測器、一光或輻射感測器、另一適合組件、或其任何組合。可將額外之層或處理順序用於形成此等其他組件。在閱讀此說明書後，熟習此項技術人士將理解如何採用習知或專用程序順序來形成該等其他組件，且將其整合成一單一程序流程。
圖18至21包含具體實施例以說明一些重要特徵。圖18及19分別包含一積體電路1800之俯視圖及斷面圖，其說明在一HV區段1812、一數位邏輯區段1814及一導電結構1802間之一些位置關係。HV區段1812包含一經設計以在將近40伏特或更高處操作的npn雙極電晶體。數位邏輯區段1814包含一反相器，其具有一n通道電晶體及一p通道電晶體。與npn雙極電晶體不同的是，n通道及p通道電晶體之各電晶體經設計以在將近5伏特或更低處操作。若n通道電晶體或p通道電晶體之源極/汲極區間的電壓差將會大於將近5伏特，則n通道及p通道電晶體將不會正確地操作。
參考圖18，npn雙極電晶體包含一射極區18122、一外質基極區18124、及一集極接觸區18126。一間隔件18128置於射極區18122及外質基極區18124間，因此該等區係彼此隔開地形成。積體電路1800包含場隔離區1806，其中之一延伸超過外質基極區18124且亦圍繞集極接觸區18126。絕緣層1804之部分沿深溝渠之壁置放，且導電結構1802延伸穿過該深溝渠且對接基板1902，如圖19中說明。再次參考圖18，導電結構1802之一部分置於HV區段1812與數位邏輯區段1814之間。在數位邏輯區段1814內，該反相器包含一n通道及p通道電晶體兩者共用之閘極電極18142。源極/汲極區18144係形成鄰接閘極電極18142的一部分的相反側，且源極/汲極區18146係形成鄰接閘極電極18142之另一部分的相反側。在一具體實施例中，源極/汲極區18144與源極/汲極區18146相比，係具有一相反導電率類型。
圖19包含在圖18中之斷面線19－19處之積體電路1800的斷面圖。在圖19中說明之積體電路的其他部分包含一半導體基板1902、一埋藏絕緣層1904、一半導體層1906、一摻雜區1908(其作為雙極電晶體之集極)、另一半導體層1922、一連結區1924、一本質基極區1942、一n井區1944、一p井區1946、及一閘極介電層1948。如圖18及19中說明之積體電路的各個該等層、特徵及其他部分可如先前描述般形成，且可使用習知或專用材料及處理技術。
導電結構1802有助於隔離HV區段1812及數位邏輯區段1814。在一特定具體實施例中，當積體電路1800係操作時，導電結構1802作為一接地平面。HV區段1812內之npn雙極電晶體可在高電壓處操作而不干擾數位邏輯區段1814內之反相器的正確操作，即使npn雙極電晶體及反相器彼此靠近。
圖20及21分別包含一積體電路2000之俯視圖及斷面圖，其說明在一RF區段2012、一數位邏輯區段2014、及一導電結構2002間之一些位置關係。導電結構2002可過濾或減少由RF區段2012接收或其內產生之RF或其他電磁雜訊，以防止干擾反相器的正確操作。
RF區段2012包含一電感器20120。在一具體實施例中，電感器20120包含一在半導體層20124內之摻雜區20122。摻雜區20122及半導體層20124具有相反導電率類型。一井連結20128允許一其後形成之電接觸以製造至電感器20120下方的半導體層20124之一部分。
場隔離區2006包含一對場隔離區2006，其置於重度摻雜n型區20126的相反側。關於重度摻雜n型區20126之其他細節及其對於下方區之關係將相對於圖21提出。
一絕緣層2004之部分置於沿深溝渠的壁，且導電結構2002延伸穿過深溝渠及對接基板2102，如圖21中說明。在圖20中所說明的具體實施例中，導電結構2002包含一內部周邊，且RF區段2012置於該內部周邊內。同時，重度摻雜n型區20126沿RF區段2012之外部周邊置放，且沿其中重度摻雜n型區20126置放之台面的所有側與導電結構2002之內部周邊實質上等距離。導電結構2002之一部分置於RF區段2012及數位邏輯區段2014之間。如將更詳細描述，此一佈局有助於使RF區段2012與積體電路2000之其他部分更佳地隔離。在一特定具體實施例中，導電結構2002不圍繞數位邏輯區段2014。
在數位邏輯區段2014內，反相器包含一n通道及p通道電晶體兩者共用之閘極電極20142。源極/汲極區20144係形成鄰接閘極電極20142之一部分的相反側，且源極/汲極區20146係形成鄰接閘極電極20142之另一部分的相反側。在一具體實施例中，源極/汲極區20144與源極/汲極區20146相比，係具有一相反導電率類型。
圖21包含在圖20中之斷面線21－21處之積體電路2000的斷面圖。在圖21中說明之積體電路的其他部分包含一半導體基板2102、一埋藏絕緣層2104、一半導體層2106、一摻雜區2108、半導體層20124、一連結區2124、(電感器20120之)摻雜區20122、n井區2144、p井區2146，及一閘極介電層2148。如圖20及21中說明之積體電路的各個該等層、特徵及其他部分可如先前描述般形成，且可使用習知或專用材料及處理技術。
在RF區段2012內，重度摻雜n型區20126、n井區2144、連結區2124及摻雜區2108之組合可被偏壓至一實質上恆定電壓(如將近0伏特)。在一特定具體實施例中，導電部件2002可作為一接地平面且減少或過濾RF或電磁雜訊，防止其到達基板2102或積體電路2000的其他部分。因此，基板2102無需一高電阻率半導體材料，因為高頻雜訊可包含在RF區段2012內。
在此描述之具體實施例係有利於提供一種積體電路，其具有可操作而不彼此干擾之各種組件。在一具體實施例中，積體電路可針對一高電壓、具有一相對較低電壓之高電流架構、高性能數位邏輯區段、減少寄生效應及基板注入來設計。在一特定具體實施例中，積體電路可包含一埋藏絕緣層、一鄰接埋藏絕緣層內之一埋藏絕緣層的摻雜區、一覆蓋該摻雜區的半導體層、一包含一對接基板之導電結構的溝渠，及一置於導電結構及溝渠之側壁間之絕緣層。
該埋藏絕緣層減少在積體電路之組件或區段間經由該基板之電流路徑的可能性。該埋藏絕緣層可實質上防止一寄生組件的形成，例如一寄生pnp雙極電晶體或一pnpn閂鎖組件，其中當缺乏埋藏絕緣層該基板將會係寄生組件的部分。該埋藏絕緣層亦可實質上消除載體注入至或自基板。
在一特定具體實施例中，對接埋藏絕緣層之摻雜區可減少背閘極效應。在摻雜區上形成之半導體層允許形成一組件，其中該組件係針對HV應用設計且可操作用於該應用。半導體層內之連結區可用作組件的部分，可實質上消除沿溝渠之側壁形成寄生場效電晶體，或其任何組合。例如淺溝渠場隔離區、LOCOS場隔離區或類似者之場隔離區可用來彼此電絕緣在數位邏輯區段內之組件。因此，積體電路包含一經設計具有不大於將近200 nm設計規則、不大於將近130 nm設計規則、不大於將近65 nm設計規則或甚至更小之數位邏輯區段。數位邏輯區段內之組件的終端間(閘極至源極、閘極至汲極、源極至汲極等等)的電壓差可不大於3.3伏特、不大於1.8伏特、不大於0.9伏特或類似者。
在一更特定具體實施例中，從俯視圖中，該溝渠圍繞一台面，其包含積體電路之一組件或一區段。絕緣層沿溝渠之側壁置放。埋藏氧化層及絕緣層沿溝渠之側壁之組合電絕緣該組件或區段以及台面外之另一組件或區段。此外，溝渠內之導電結構有助於提供在台面內的組件或區段，以及台面外之另一組件或區段間的更佳隔離。在又更特定具體實施例中，當積體電路操作時該導電結構可被放置在一實質上恆定電壓。溝渠及其對應絕緣層及導電部件之組合減少在一HV組件及一相對較低電壓組件間的寄生電容耦合，過濾或減少在台面內組件或區段，及台面外另一組件或區段間的RF或其他電磁雜訊。該組合亦有助於減少其他串擾、切換功率耗散、及減少組件間之間距。此外，該導電結構亦可用來提供一穿過半導體層及埋藏絕緣層的基板連結。
在閱讀此說明書後，熟習此項技術人士將瞭解任何或所有益處並非本發明所必須，但此等益處可在特定具體實施例中實現。實際益處及該等益處之程度可根據用於積體電路的特定設計而變化。因此，在此描述之益處不限於申請專利範圍之範疇。
在閱讀此說明書後，熟習此項技術人士將瞭解可用許多其他不同變化來將許多不同類型之電子組件整合至一積體電路內。該等組件可包含HV組件、相對較低電壓組件(如數位邏輯)、在RF處操作或產生電磁雜訊之組件等等。導電結構之使用有助於在許多組件間提供強健的隔離。該導電結構無需延伸穿過所有場隔離區。在一具體實施例中，導電結構僅延伸穿過一些場隔離區。在又另一具體實施例中，包含導電結構之溝渠可隔開遠離場隔離區。如在記憶體陣列中之其他區域可具有各種場隔離區，其遠離該陣列之邊緣且接近將不會有導電結構延伸於其間之陣列中心。
可能有許多不同態樣與具體實施例。下文說明一些該等態樣與具體實施例。閱讀本說明書後，熟悉本技術人士將瞭解，該等態樣與具體實施例僅係說明性，而非限制本發明之範疇。
在一第一態樣中，一電子裝置可包含一基板、一覆蓋該基板的埋藏絕緣層，及一覆蓋該埋藏絕緣層之半導體層，其中該半導體層係實質上單結晶。該電子裝置亦可包含一導電結構，其延伸穿過半導體層及埋藏絕緣層且對接該基板；及一絕緣間隔件，其置於該導電結構及半導體層及埋藏絕緣層之各層間。
在第一態樣之一具體實施例中，從俯視圖中，該導電結構具有一內部周邊，且該電子裝置進一步包含一置於內部周邊內之第一組件。在一特定具體實施例中，該半導體層包含一埋藏區，其對接埋藏絕緣層；及一連結區，其對接且電連接至該埋藏區，其中該埋藏區置於埋藏絕緣層及連結區間。在一更特定具體實施例中，一台面包含半導體層之部分，且從俯視圖中，該連結區置於沿台面之實質上所有外部周邊。在另一特定具體實施例中，該第一組件屬於複數個組件，且該複數個組件置於導電結構的內部周邊中。
在第一態樣之另一具體實施例中，電子裝置進一步包含一在半導體層內凹下之場隔離區，其中導電結構延伸穿過場隔離區。在又另一具體實施例中，基板包含一摻雜區，其對接該導電結構。在又另一具體實施例中，該導電結構係至少將近1.1微米深。
在第一態樣之另一具體實施例中，該電子裝置進一步包含一第一組件區，其包含一第一組件，該第一組件包含一第一終端及一第二終端，其中當橫跨第一終端及第二終端的一第一電壓差係至少將近40伏特時，該第一組件係可操作；及一第二組件區，其包含一第二組件，該第二組件包含一第三終端及一第四終端，其中當橫跨第三終端及第四終端的一第二電壓差係大於將近40伏特時，該第二組件係不可操作。該導電結構置於第一組件區及第二組件區之間。在一特定具體實施例中，該電子裝置進一步包含一第三組件區，其中導電結構置於第二組件區及第三組件區之間。
在一第二態樣中，一種電子裝置可包含一基板、一覆蓋該基板的埋藏絕緣層、一覆蓋該基板及該埋藏絕緣層之第一組件、及一覆蓋該基板及該埋藏絕緣層之第二組件，且與該第一組件橫向地隔開。該電子裝置亦可包含一導電結構，其置於第一組件及第二組件之各者間且與其電絕緣，其中該導電結構延伸穿過埋藏絕緣層且對接該基板。
在第二態樣之一具體實施例中，第一組件包含一高電壓組件，且第二組件包含一低電壓組件。在另一具體實施例中，第一組件進一步包含一第一終端及一第二終端，其中當橫跨第一終端及第二終端的一第一電壓差係至少將近40伏特時該第一組件係可操作。在又另一具體實施例中，該第二組件進一步包含一第三終端及一第四終端，其中當橫跨第三終端及第四終端的一第二電壓差係大於將近40伏特時該第二組件係不可操作。在又另一具體實施例中，從俯視圖中，導電結構圍繞第一組件、第二組件或二者。
在第二態樣之另一具體實施例中，該第一組件之特徵為一RF組件。在又另一具體實施例中，該導電結構延伸至一至少將近1.1微米之深度。在一特定具體實施例中，該導電結構包含一摻雜半導體材料。在又另一具體實施例中，該半導體層包含一對接埋藏絕緣層的埋藏區，及一對接及電連接至該埋藏區之連結區，其中該埋藏區置於該埋藏絕緣層及連結區之間。在另一具體實施例中，從俯視圖中，該連結區圍繞第一組件或第二組件。在一第三態樣中，一電子裝置在其中可包含一具有一第一重度摻雜區之基板，其中該基板及第一重度摻雜區具有一第一導電率類型。該電子裝置亦可包含對接該基板的一埋藏絕緣層。該電子裝置可進一步包含一第一組件及一第二組件。該第一組件可包含一第二重度摻雜區，其具有第二導電率類型，其中該第二重度摻雜區對接埋藏絕緣層；及一半導體層，其對接該第二重度摻雜區，其中該半導體層係實質上單結晶且包含一具有第二導電率類型且係重度摻雜之連結區。該電子裝置可又進一步包含一場隔離區，其置於第一組件及第二組件間；一導電結構延伸穿過該場隔離區及埋藏絕緣層，且對接第一重度摻雜區；一導電結構終端電連接至導電結構，其中該導電結構終端置於比該基板更接近該半導體層；及一絕緣間隔件，其置於該導電結構及該第一組件及該第二組件之各組件間。
在第三態樣之一具體實施例中，第一組件進一步包含一第一終端及一第二終端，其中當橫跨第一終端及第二終端的一第一電壓差係至少將近40伏特時該第一組件係可操作，且該第二組件進一步包含一第三終端及一第四終端，其中當橫跨第三終端及第四終端的一第二電壓差係大於將近40伏特時該第二組件係不可操作。
應注意，並非所有上述於一般說明或該等範例中的活動皆為必要的；一特定活動之一部分可能為非必要；以及除了該等所說明的活動之外，可執行一或多個另外活動。又進一步，列舉活動中的順序並不必然為執行活動的順序。
本文描述之具體實施例的說明係意欲提供各種具體實施例之結構的一般性理解。該等說明並非意欲作為利用本文描述之結構或方法的設備及系統之所有元件與特徵的完整描述。熟習此項技術人士在檢視本揭示內容時會瞭解許多其他具體實施例。可自本揭示內容中利用及導出其他具體實施例，使得一結構置換、邏輯置換或另一變化可在不脫離本揭示內容之範疇下進行。此外，該等說明僅係代表性且可能不按照比例繪製。該等描述內之某些比例可能被誇大，而其他比例可能被減至最小。因此，本揭示內容及圖式係欲視為說明性而非限制性。
本揭示內容之一或多個具體實施例在此可僅為方便而藉由名詞"發明"個別或統稱，而非意欲自動地限制此申請案之範疇至任何特定發明或發明概念。此外，雖然在本文中已說明及描述特定具體實施例，但應理解經設計以達到相同或類似目的之任何後續配置可置換所示的特定具體實施例。本揭示內容係意欲涵蓋各種具體實施例之任何及所有後續調適或變化。熟習此項技術者在檢視說明時，可明白未在此特定描述的以上具體實施例與其他具體實施例之組合。
本揭示內容之摘要係提供用來遵從37 C.F.R.§1.72(b)且係提出不會被用來解釋或限制申請專利範圍之範疇及意義的理解。此外，在先前實施方式中，為了簡化本揭示內容，可將各種特徵歸類在一起或在一單一具體實施例中描述。本揭示內容不應被解釋為反映申請專利範圍之標的需要比各請求項中明顯引用更多之特徵的意圖。而是，如以下申請專利範圍所反映，本發明標的可關於少於任何揭示具體實施例的所有特徵。因此，以下申請專利範圍係併入實施方式中，其中各請求項本身依據分別定義之請求項標的。
以上已關於特定具體實施例而說明益處、其他優點及問題的解決方案。但益處、優點、問題的解決方案及產生或彰顯任何益處、優點或解決方案的任何特徵，均不應視為任何或所有申請專利範圍之一關鍵、必要或基本特徵。
應明白，為清楚起見而在單獨具體實施例之背景下說明的本發明之某些特徵亦可以組合於一單一具體實施例中提供。相反地，在單一具體實施例背景下簡述的各種特徵，亦可以係分開提供或於任何次組合中提供。此外，對陳述為範圍內的值之參考包含該範圍內的各值及每一值。
應將上面揭示之標的視為說明性而非限制性，且隨附申請專利範圍係意欲涵蓋本發明之範疇內的任何及所有此類修改、增強及其他具體實施例。因此，將藉由對以下申請專利範圍及其等效物進行可允許之最廣義解釋，在法律所允許的最大程度範圍內決定本發明之範疇而不受先前詳細說明之約束或限制。
10．．．積體電路
20．．．積體電路
30．．．積體電路
100．．．中央處理單元(CPU)
102．．．射頻(RF)區段
104．．．高電壓(HV)區段
106．．．唯讀記憶體(ROM)
108．．．隨機存取記憶體(RAM)
110．．．類比區段
120．．．導電結構
220．．．導電結構
300．．．CPU
304．．．HV區段
312．．．部分
314．．．部分
316．．．部分
318．．．部分
320．．．導電結構
400．．．絕緣物上半導體(SOI)基板
402．．．半導體基板(基材)
404．．．埋藏絕緣層
406．．．半導體層
506．．．摻雜區
602．．．半導體層
606．．．連結區
722．．．場隔離區
820．．．硬遮罩層
822．．．氧化膜
824．．．氮化膜
826．．．氧化膜
940．．．溝渠
1042．．．絕緣層
1140．．．漸縮溝渠
1142．．．摻雜區
1242．．．導電層
1342．．．導電結構
1500．．．電晶體
1502．．．閘極介電層
1504．．．閘極電極
1506．．．重度摻雜n型區
1508．．．重度摻雜p型區
1520．．．層間絕緣層
1522．．．氮化膜
1524．．．氧化膜
1526．．．導電插塞
1540．．．層間絕緣層
1546．．．互連件
1560．．．鈍化層
1600．．．積體電路
1602．．．p通道電晶體
1604．．．電阻器
1606．．．電容器
1608．．．橫向擴散金氧半導體(LDMOS)電晶體
1609．．．雙極電晶體
1612．．．基板
1614．．．埋藏絕緣層
1616．．．半導體層
1618．．．摻雜區
1622．．．半導體層
1624．．．連結區
1626．．．p型區
1632．．．n井區
1634．．．HV p井區
1636．．．HV n井區
1642．．．場隔離區
1644．．．絕緣層
1646．．．導電結構
1652．．．電容器電極
1654．．．摻雜劑阻隔層
1662．．．電容器介電層
1664．．．閘極介電層
1672．．．電極層
1674．．．重度摻雜n型區
1676．．．重度摻雜p型區
1680．．．層間絕緣層
1682．．．氮化膜
1684．．．氧化膜
1800．．．積體電路
1802．．．導電結構
1804．．．絕緣層
1806．．．場隔離區
1812．．．HV區段
1814．．．數位邏輯區段
1902．．．半導體基板
1904．．．埋藏絕緣層
1906．．．半導體層
1908．．．摻雜區
1922．．．半導體層
1924．．．連結區
1942．．．本質基極區
1944．．．n井區
1946．．．p井區
1948．．．閘極介電層
2000．．．積體電路
2002．．．導電結構
2004．．．絕緣層
2006．．．場隔離區
2012．．．RF區段
2014．．．數位邏輯區段
2102．．．半導體基板
2104．．．埋藏絕緣層
2106．．．半導體層
2108．．．摻雜區
2124．．．連結區
2144．．．n井區
2148．．．閘極介電層
18122．．．射極區
18124．．．外質基極區
18126．．．集極接觸區
18128．．．間隔件
18142．．．閘極電極
18144．．．源極/汲極區
18146．．．源極/汲極區
20120．．．電感器
20122．．．摻雜區
20124．．．半導體層
20126．．．重度摻雜n型區
20142．．．閘極電極
20144．．．源極/汲極區
20146．．．源極/汲極區
具體實施例係藉由範例說明且不限於附圖。
圖1包含一積體電路的示意圖，其係包含彼此相關之其不同區段且關於依據一具體實施例之導電結構。
圖2包含一積體電路的示意圖，其係包含彼此相關之其不同區段且關於依據另一具體實施例之導電結構。
圖3包含一積體電路的示意圖，其係包含彼此相關之其不同區段且關於依據又另一具體實施例之導電結構。
圖4包含一工件之斷面圖的圖式，該工件包含一基板、一埋藏絕緣層及一半導體層。
圖5包含圖4的工件在摻雜半導體層之部分後的俯視圖之圖式。
圖6包含圖5之工件在形成另一半導體層及連結區於其內後的斷面圖之圖式。
圖7包含圖6之工件在形成場隔離區後的斷面圖之圖式。
圖8包含圖7之工件在形成一硬遮罩層後的斷面圖之圖式。
圖9包含圖8之工件在形成延伸穿過硬遮罩層及半導體層之溝渠以曝露埋藏絕緣層的部分後之斷面圖的圖式。
圖10包含圖9之工件在形成絕緣層以部分填充溝渠後的斷面圖之圖式。
圖11包含圖10之工件在各異向性蝕刻該絕緣層以曝露基板的部分後之斷面圖的圖式。
圖12包含圖11之工件在形成一實質上填充溝渠之剩餘部分之導電層後的斷面圖之圖式。
圖13包含圖12之工件在移除覆蓋硬遮罩層之導電層的部分以形成一導電結構後之斷面圖的圖式。
圖14包含圖13之工件在移除硬遮罩層之剩餘部分後的斷面圖之圖式。
圖15包含圖14之工件在實質上完成積體電路後之斷面圖的圖式。
圖16及17包含一積體電路之部分的斷面圖，以說明可用於相同積體電路之各式各樣組件。
圖18及19分別包含一積體電路之俯視圖及斷面圖的圖式，其具有一與一數位邏輯區段鄰接之高電壓區段，其中一導電結構之一部分置於高電壓區段及數位邏輯區段之間。
圖20及21分別包含一積體電路之俯視圖及斷面圖的圖式，其具有一與一數位邏輯區段鄰接之射頻區段，其中一導電結構之一部分置於射頻區段及數位邏輯區段之間。
熟悉此項技術人士明瞭，該等圖式中的元件係為了簡化及清楚而加以說明，且不一定按比例繪製。例如，相對於其他元件，圖式中一些元件的尺寸可能誇大，以有助於增進對本發明之具體實施例的瞭解。
402．．．半導體基板(基材)
404．．．埋藏絕緣層
406．．．半導體層
506．．．摻雜區
602．．．半導體層
606．．．連結區
722．．．場隔離區
1042．．．絕緣層
1142．．．摻雜區
1342．．．導電結構

Claims (20)

  1. 一種電子裝置，其包含：一基板；一埋藏絕緣層，其覆蓋該基板；一半導體層，其覆蓋該埋藏絕緣層，其中該半導體層係實質上單結晶；一導電結構，其延伸穿過該半導體層及埋藏絕緣層，且對接該基板；及一絕緣間隔件，其置於該導電結構及該半導體層及該埋藏絕緣層之各層間。
  2. 如請求項1之電子裝置，其中從一俯視圖中：該導電結構具有一內部周邊；及該電子裝置進一步包含一第一組件，其置於該內部周邊內。
  3. 如請求項2之電子裝置，其中該半導體層包含：一埋藏區，其對接該埋藏絕緣層；及一連結區，其對接且電連接至該埋藏區，其中該埋藏區置於該埋藏絕緣層與該連結區之間。
  4. 如請求項3之電子裝置，其中一台面包含該半導體層之部分，且從該俯視圖中，該連結區沿該台面之實質上所有該外部周邊置放。
  5. 如請求項2之電子裝置，其中：該第一組件屬於複數個組件；且該複數個組件置於該導電結構的內部周邊中。
  6. 如請求項1之電子裝置，其進一步包含一場隔離區，該場隔離區係在該半導體層中凹下，其中該導電結構延伸穿過該場隔離區。
  7. 如請求項1之電子裝置，其中該基板包含一摻雜區，其對接該導電結構。
  8. 如請求項1之電子裝置，其中該導電結構係至少將近1.1微米深。
  9. 如請求項1之電子裝置，其進一步包含：一第一組件區，其包含一高電壓組件；及一第二組件區，其包含一低電壓組件。
  10. 如請求項9之電子裝置，其進一步包含一第三組件區，其中該導電結構置於該第二組件區及該第三組件區之間。
  11. 一種電子裝置，其包含：一基板；一埋藏絕緣層，其覆蓋該基板；一第一組件，其覆蓋該基板及該埋藏絕緣層；一第二組件，其覆蓋該基板及該埋藏絕緣層，且與該第一組件橫向地隔開；及一導電結構，其置於該第一組件及該第二組件間且與該第一組件及該第二組件之各組件電絕緣，其中該導電結構延伸穿過該該埋藏絕緣層且對接該基板。
  12. 如請求項11之電子裝置，其中：該第一組件包含一高電壓組件；及該第二組件包含一低電壓組件。
  13. 如請求項11之電子裝置，其中從一俯視圖中，該導電結構圍繞該第一組件、該第二組件或兩者。
  14. 如請求項11之電子裝置，其中該第一組件之特徵為一RF組件。
  15. 如請求項11之電子裝置，其中該導電結構延伸至一至少將近1.1微米之深度。
  16. 如請求項15之電子裝置，其中該導電結構包含一摻雜半導體材料。
  17. 如請求項11之電子裝置，其中該半導體層包含：一埋藏區，其對接該埋藏絕緣層；及一連結區，其對接及電連接至該埋藏區，其中該埋藏區置於該埋藏絕緣層及該連結區之間。
  18. 如請求項17之電子裝置，其中從一俯視圖中，該連結區圍繞該第一組件或該第二組件。
  19. 一種電子裝置，其包含：一基板，其具有一第一重度摻雜區於其內，其中該基板及第一重度摻雜區具有一第一導電率類型；一埋藏絕緣層，其對接該基板；一第一組件，其包含：一第二重度摻雜區，其具有一第二導電率類型，其中該第二重度摻雜區對接該埋藏絕緣層；及一半導體層，其對接該第二重度摻雜區，其中該半導體層係實質上單結晶，且包含一連結區，其具有該第二導電率類型且係重度摻雜；一第二組件；一場隔離區，其置於該第一組件及該第二組件間；一導電結構，其延伸穿過該場隔離區及該埋藏絕緣層，且對接該第一重度摻雜區；一導電結構終端，其電連接至該導電結構，其中該導電結構終端置於比該基板更接近該半導體層；及一絕緣間隔件，其置於該導電結構與該第一組件及該第二組件之各組件間。
  20. 如請求項19之電子裝置，其中：該第一組件包含一高電壓組件；及該第二組件包含一低電壓組件。
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