TWI566420B - 半導體裝置 - Google Patents

Description

半導體裝置

本發明係關於一種半導體裝置，特別係關於一種快速回復二極體。

快速回復二極體(fast recovery diode)的特點為在順向電壓(forward voltage)條件下，電流的多數載子會流經通道區，且在反向電壓(reverse voltage)條件下，由於反向恢復電荷少，可降低關斷電流抽出少數載子所需的反向回復時間(reverse recovery time，tRR)，並可維持軟恢復特性。然而，如果要提高快速回復二極體的耐壓，則會使反向回復時間延長。

因此，在此技術領域中，有需要一種大電流、反向恢復時間短，反向恢復軟度高，高耐壓的快速回復二極體，以改善上述缺點。

本發明之一實施例係提供一種半導體裝置。上述半導體裝置包括一基板；一埋藏氧化層，設置於上述基板上；一半導體層，具一第一導電類型，設置於上述埋藏氧化層上；一第一井區，具上述第一導電類型，設置於上述半導體層中；一第二井區和一第三井區，具相反於上述第一導電類型的一第二導電類型，分別接近於上述第一井區的相對兩側，且與上述 第一井區分別相距一第一距離和一第二距離；一第一陽極摻雜區，具上述第二導電類型，設置於上述第二井區中；一第二陽極摻雜區，具上述第一導電類型，設置於上述第二井區中；一第三陽極摻雜區，具上述第一導電類型，設置於上述第二井區中，其中上述第二陽極摻雜區位於上述第三陽極摻雜區的正上方；一第一陰極摻雜區，具上述第二導電類型，耦接至上述第三井區。

500a、500b、500c、500d‧‧‧半導體裝置

200‧‧‧絕緣層上覆矽基板

201‧‧‧隔絕物

202‧‧‧基板

203‧‧‧表面

204‧‧‧絕緣層

205‧‧‧界面

206‧‧‧半導體層

208‧‧‧第二井區

208a、210a、212a、214a‧‧‧邊界

208-1、208-2、208-3、208-4、208-5‧‧‧第二次井區

210‧‧‧第一井區

210b、210c‧‧‧側

212‧‧‧第三井區

212-1、212-2、212-3、212-4、212-5‧‧‧第三次井區

214‧‧‧第四井區

216‧‧‧第一陽極摻雜區

218‧‧‧第二陽極摻雜區

220‧‧‧第三陽極摻雜區

222‧‧‧第一陰極摻雜區

224‧‧‧第二陰極摻雜區

226‧‧‧陽極電極

228‧‧‧陰極電極

W2、W2a、W3、W3a‧‧‧寬度

A1‧‧‧二極體

B1‧‧‧第一雙載子接面電晶體

B2‧‧‧第二雙載子接面電晶體

B3‧‧‧第三雙載子接面電晶體

D1‧‧‧第一距離

D2‧‧‧第二距離

D3‧‧‧第三距離

D4‧‧‧第四距離

第1A圖顯示本發明一些實施例之一半導體裝置之剖面示意圖。

第1B圖顯示本發明一些實施例之一半導體裝置之剖面示意圖。

第1C圖顯示如第1A、1B圖所示之本發明一些實施例之一半導體裝置之等效電路示意圖。

第2A圖顯示本發明一些實施例之一半導體裝置之剖面示意圖。

第2B圖顯示本發明一些實施例之一半導體裝置之剖面示意圖。

第2C圖顯示如第2A、2B圖所示之本發明一些實施例之一半導體裝置之等效電路示意圖。

第3~7、8A、8B圖顯示本發明一些實施例之一半導體封裝之製程剖面示意圖。

為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉實施例，並配合所附圖示，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。

本發明實施例係提供一種半導體裝置。在本發明一些實施例中，上述半導體裝置為一橫向快速回復二極體(lateral fast recovery diode)。上述橫向快速回復二極體係使用橫向雙載子接面電晶體(lateral bipolar junction transistor，lateral BJT)的設計概念，因而可有效縮小元件面積且加大電流驅動能力，由於上述半導體裝置係於絕緣層上覆矽(SOI)基板上形成，所以更可進一步抑制寄生雙載子接面電晶體(BJT)所產生閉鎖(latch-up)效應，因而有效保護元件抑制漏電流。

第1A、1B圖分別顯示本發明一些實施例之半導體裝置500a、500b之剖面示意圖。第1C圖顯示如第1A、1B圖所示之半導體裝置500a、500b之等效電路示意圖。

如第1A圖所示，本發明實施例之半導體裝置500a包括一絕緣層上覆矽(SOI)基板200。在本發明一些實施例中，SOI基板200包括一基板202、一埋藏氧化層204及一半導體層206。埋藏氧化層204係設置於基板202上，而半導體層206係設置於埋藏氧化層204上。SOI基板200的半導體層206具一第一導電類型，基板202具相反於的第一導電類型的一第二導電類型，基板202和半導體層206係藉由埋藏氧化層204彼此隔開。 舉例來說，基板202可為一n型基板，而半導體層206可為一p型半導體層。在本發明一些實施例中，SOI基板200的厚度範圍可為2~5μm，而埋藏氧化層204厚度範圍可為0.4~3.5μm。

如第1A圖所示，半導體裝置500a包括彼此橫向隔開的一第一井區210、一第二井區208和一第三井區212，設置於半導體層206中。第一井區210具第一導電類型，第二井區208和第三井區212具第二導電類型，分別接近於第一井區210的相對兩側210b、210c，且與第一井區210的兩側210b、210c分別相距一第一距離D1和一第二距離D2。舉例來說，第一井區210為一高壓p型井區(HVPW)，第二井區208和第三井區212為高壓n型井區(HVNW)。第一井區210的摻質濃度大於半導體層206的摻質濃度。在本發明一些實施例中，第一距離D1可等於或小於第二距離D2。在本發明一些實施例中，第一井區210的底部邊界210a、一第二井區208的底部邊界208a的和第三井區212的底部邊界212a可接觸半導體層206與埋藏氧化層204的界面205。在本發明一些其他實施例中，第一井區210的底部邊界210a、一第二井區208的底部邊界208a的和第三井區212的底部邊界212a可與半導體層206與埋藏氧化層204的界面205隔開。

如第1A圖所示，半導體裝置500a包括一個或多個隔絕物201，形成於半導體層206的表面203上，以定義出半導體裝置500a的主動區(active region)。第1A圖所示的其中一個隔絕物201係從第三井區212遠離於第一井區210的一側邊界延伸至第二井區208接近於第一井區210的一側邊界，且覆蓋第一井區210和第三井區212，且使第一井區210和第三井區212位於 上述隔絕物201的正下方。第1A圖所示的其中另一個隔絕物201係覆蓋部分第二井區208，以定義後續於其中形成的陽極摻雜區。在本發明一些實施例中，也可不形成覆蓋部分第二井區208的上述隔絕物201。在本發明一些實施例中，隔絕物201可包括矽局部氧化物(LOCOS)或淺溝槽隔離物(STI)。

如第1A圖所示，一第一陽極摻雜區216、一第二陽極摻雜區218和一第三陽極摻雜區220，設置於第二井區208中。第一陽極摻雜區216具第二導電類型。第二陽極摻雜區218具第一導電類型，且可藉由隔絕物201與第一陽極摻雜區216橫向隔開一距離。第三陽極摻雜區220具第一導電類型，且第二陽極摻雜區218位於第三陽極摻雜區220的正上方且彼此連接。另外，第二陽極摻雜區218和第三陽極摻雜區220的底部邊界分別與埋藏氧化層204隔開。並且，第二陽極摻雜區218與第一井區210相距一第三距離D3。在本實施例中，由於第二陽極摻雜區218係形成於第二井區208的邊界內，所以第三距離D3大於第一距離D1。在本發明一些實施例中，第一陽極摻雜區216的摻質濃度大於第二井區208的摻質濃度，而第二陽極摻雜區218的摻質濃度大於第三陽極摻雜區220的摻質濃度，且第三陽極摻雜區220的摻質濃度大於第一井區210的摻質濃度。舉例來說，第一陽極摻雜區216為一n型重摻雜區(N⁺)，第二陽極摻雜區218為一p型重摻雜區(P⁺)，且第三陽極摻雜區220為一p型輕摻雜源汲極摻雜區(PLDD)。另外，第一陽極摻雜區216、第二陽極摻雜區218和第三陽極摻雜區220一起耦接至一陽極電極226。

如第1A圖所示，半導體裝置500a包括一第四井區214，具第二導電類型，且第四井區214的摻質濃度大於第三井區212的摻質濃度。舉例來說，第四井區214為一n型井區(NW)。第四井區214相鄰於第三井區212之遠離於第一井區210的一側，意即第四井區214至少藉由第三井區212與第一井區210隔開。在本發明一些實施例中，第四井區214的底部邊界214a接觸半導體層206與埋藏氧化層204的界面205。第四井區214係從隔絕物201暴露出來。

如第1A圖所示，具第二導電類型的一第一陰極摻雜區222和一第二陰極摻雜區224，設置於第四井區214中，且第一陰極摻雜區222位於第二陰極摻雜區224的正上方。第一陰極摻雜區222的摻質濃度大於第二陰極摻雜區224的摻質濃度，且第二陰極摻雜區224的摻質濃度的摻質濃度大於第四井區214的摻質濃度。舉例來說，第一陰極摻雜區222為一n型重摻雜區(N⁺)，第二陰極摻雜區224為一n型輕摻雜源汲極摻雜區(NLDD)。第一陰極摻雜區222和第二陰極摻雜區224係耦接至一陰極電極228。且第一陰極摻雜區222藉由第二陰極摻雜區224和第四井區214耦接至第三井區212。

第1B圖顯示本發明一些實施例之半導體裝置500b之剖面示意圖。半導體裝置500b與半導體裝置500a的不同處為：半導體裝置500b的第二井區208和第三井區212分別由複數個彼此隔開的長條狀次井區構成。如第1B圖所示，半導體裝置500b的第二井區208由複數個彼此隔開的長條狀第二次井區208-1、208-2、208-3、208-4、208-5構成，上述長條狀第二次 井區208-1~208-5從半導體層206的一表面203向下延伸至埋藏氧化層。半導體裝置500b的第三井區212由複數個彼此隔開的長條狀第三次井區212-1、212-2、212-3、212-4、212-5構成，上述長條狀第三次井區212-1~212-5從半導體層206的一表面203向下延伸至埋藏氧化層。相較於半導體裝置500a的第二井區208和第三井區212，由於半導體裝置500b的第二井區208和第三井區212分別由複數個彼此隔開的長條狀次井區構成，因而可以降低第二井區208區域和第三井區212區域的總摻質濃度。注意第二次井區或第三次井區的數量係依設計而定，然其並非用以限定本發明。

如第1B圖所示，接近第一井區210的其中一個第二次井區208-1的寬度W2可設計小於最遠離於第一井區210的另一個第二次井區208-5的寬度W2a。接近第一井區210的第二次井區208-1與相鄰的第二次井區208-2相距一間距S2，間距S2可設計大於第二次井區208-1的寬度W2和第二次井區208-5的寬度W2a。

如第1B圖所示，接近第一井區210的其中一個第三次井區212-1的寬度W3可設計小於遠離於第一井區210且鄰接第四井區214的另一個第三次井區212-5的寬度W3a。接近第一井區210的第三次井區212-1與相鄰的第三次井區212-2相距一間距S3，鄰接第四井區214的第三次井區212-5的與相鄰的第三次井區212-4相距一間距S3a，間距S3可設計大於第三次井區212-1的寬度W3，間距S3a可設計大於第三次井區212-5的寬度W3a，且間距S3可設計間距小於S3a。

第1C圖顯示如第1A、1B圖所示之半導體裝置500a、500b之等效電路示意圖。如第1A、1C圖所示，半導體裝置500a、500b的第一陽極摻雜區216、第二陽極摻雜區218、第三陽極摻雜區220、第二井區208以及第一井區210構成一第一雙載子接面電晶體B1。第一雙載子接面電晶體B1中的第二陽極摻雜區218和第三陽極摻雜區220做為第一雙載子接面電晶體B1的一集極(collector)，第一陽極摻雜區216和第二井區208做為第一雙載子接面電晶體B1的一基極(base)，且第一井區210做為第一雙載子接面電晶體B1的一射極(emitter)。

另外，如第1A~1C圖所示，半導體裝置500a、500b的第一陽極摻雜區216、第二井區208、第一井區210、第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224構成一第二雙載子接面電晶體B2。第二雙載子接面電晶體B2中的第一陽極摻雜區216和第二井區208做為第二雙載子接面電晶體B2的一集極(collector)，第一井區210做為第二雙載子接面電晶體B2的一基極(base)，且第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224做為第二雙載子接面電晶體B2的一射極(emitter)。半導體裝置500a、500b的第一雙載子接面電晶體B1的基極耦接第二雙載子接面電晶體B2的集極，且第一雙載子接面電晶體B1的射極耦接第二雙載子接面電晶體B2的基極。第一雙載子接面電晶體B1和第二雙載子接面電晶體B2皆為橫向雙載子接面電晶體。在本發明一些實施例中，當第一導電類型為p型，且第二導電類型為n型時，第一雙載子接面電晶體B1可為一PNP雙載子接面電晶體，且第二雙載 子接面電晶體B2可為一NPN雙載子接面電晶體。因此，半導體裝置500a、500b的第二陽極摻雜區218、第三陽極摻雜區220、第一井區210、第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224可共同構成一個二極體(diode)，耦接至陽極電極226的第二陽極摻雜區218、第三陽極摻雜區220和第一井區210的可視為上述二極體的一第一極，且耦接至陰極電極228的第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224可視為上述二極體的一第二極。在本發明一些實施例中，當第一導電類型為p型，且第二導電類型為n型時，耦接至陽極電極226的第二陽極摻雜區218、第三陽極摻雜區220和第一井區210的可視為上述二極體的陽極(p極)，且耦接至陰極電極228的第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224可視為上述二極體的陰極(n極)。

第3~7、8A圖顯示半導體裝置500a之製程剖面示意圖。如第3圖所示，提供一絕緣層上覆矽(SOI)基板200。上述絕緣層上覆矽(SOI)基板200包括垂直堆疊的基板202、埋藏氧化層204及半導體層206。舉例來說，基板202可為一n型基板，而半導體層206可為一p型半導體層，且基板202和半導體層206藉由埋藏氧化層204彼此隔開。

接著，如第4圖所示，進行一微影製程，於半導體層206的表面203上形成一光阻圖案。然後，利用上述光阻圖案做為遮罩進行一離子植入製程，將具第一導電類型的摻質植入部分半導體層206中，以於半導體層206中形成第一井區210。之後去除上述光阻圖案。

然後，進行另一微影製程，於半導體層206的表面203上形成另一光阻圖案。然後，利用上述光阻圖案做為遮罩進行另一離子植入製程，將具第二導電類型的摻質植入部分半導體層206中，在接近於第一井區210的相對兩側210b、210c的半導體層206中分別形成第二井區208和第三井區212。之後去除上述光阻圖案。由於第二井區208和第三井區212具相同導電類型，所以第二井區208和第三井區212可於同一道離子植入製程期間形成。在本發明一些實施例中，形成第一井區210的離子植入製程和形成第二井區208、第三井區212的離子植入製程順序可以互換。

接著，如第5圖所示，進行一微影製程，於半導體層206的表面203上形成一光阻圖案。然後，利用上述光阻圖案做為遮罩進行一離子植入製程，將具第二導電類型的摻質植入第三井區212之遠離於第一井區210的一側的部分半導體層206中，以形成鄰接第三井區212的第四井區214。在本發明一些實施例中，第四井區214的摻質濃度大於第三井區212的摻質濃度。

接著，如第6圖所示，進行一矽局部氧化物(LOCOS)或一淺溝槽隔離物(STI)製程，於半導體層206的表面203上形成一個或多個隔絕物201，以定義出半導體裝置500a的主動區(active region)。在本發明一些實施例中，第二井區208和第四井區214從隔絕物201暴露出來。

接著，如第7圖所示，進行一微影製程，於半導體層206的表面203上形成一光阻圖案。然後，利用上述光阻圖案 做為遮罩進行一離子植入製程，將具第一導電類型的摻質植入部分第二井區208中，以形成第三陽極摻雜區220。

然後，進行另一微影製程，於半導體層206的表面203上形成另一光阻圖案。然後，利用上述光阻圖案做為遮罩進行另一離子植入製程，將具第二導電類型的摻質植入部分第四井區214，以形成第二陰極摻雜區224。在本發明一些實施例中，形成第三陽極摻雜區220的離子植入製程和形成第二陰極摻雜區224的離子植入製程順序可以互換。在本發明一些實施例中，第三陽極摻雜區220的底部邊界位於第二井區208內，且第二陰極摻雜區224的底部邊界位於第四井區214內。

接著，如第8A圖所示，進行多道微影製程及後續的多道離子植入製程，以於部分第二井區208中形成具第二導電類型的第一陽極摻雜區216以及具第一導電類型的第二陽極摻雜區218，並於部分第四井區214中形成具第二導電類型的第一陰極摻雜區222。由於第一陽極摻雜區216和第一陰極摻雜區222具相同導電類型且可具相同的摻質濃度，所以第一陽極摻雜區216和第一陰極摻雜區222可於同一道離子植入製程期間形成。在本發明一些實施例中，第一陽極摻雜區216的底部邊界位於第二井區208內，第二陽極摻雜區218的底部邊界位於第三陽極摻雜區220內，且第一陰極摻雜區222的底部邊界位於第二陰極摻雜區224內。

接著，如第1A圖所示，進行一內連線製程，以於絕緣層上覆矽基板200上形成耦接至第一陽極摻雜區216、第二陽極摻雜區218和第三陽極摻雜區220的陽極電極226。另外， 於絕緣層上覆矽基板200上形成耦接至第一陰極摻雜區222和第二陰極摻雜區224的陰極電極228。經過上述製程，係完成本發明一些實施例之半導體裝置500a。

在本發明一些其他實施例中，進行第4圖所示之形成第二井區208和第三井區212的製程步驟期間，可利用長條狀的光阻圖案搭配後續離子植入製程，以於半導體層206中分別形成由複數個彼此隔開的長條狀第二次井區208-1、208-2、208-3、208-4、208-5構成的第二井區208，以及由複數個彼此隔開的長條狀第三次井區212-1、212-2、212-3、212-4、212-5構成的第三井區212，如第1B圖所示。之後，再依序進行如第5~7、8A圖所示製程，於半導體層206中分別形成第四井區214、第一陽極摻雜區216、第二陽極摻雜區218、第三陽極摻雜區220、第一陰極摻雜區222和第二陰極摻雜區224。最後，如第1B圖所示，進行一內連線製程，於絕緣層上覆矽基板200上形成耦接至第一陽極摻雜區216、第二陽極摻雜區218和第三陽極摻雜區220的陽極電極226。另外，於絕緣層上覆矽基板200上形成耦接至第一陰極摻雜區222和第二陰極摻雜區224的陰極電極228。經過上述製程，係完成本發明一些實施例之半導體裝置500b。

第2A、2B圖分別顯示本發明一些實施例之半導體裝置500c、500d之剖面示意圖。第2C圖顯示如第2A、2B圖所示之半導體裝置500c、500d之等效電路示意圖。上述圖式中的各元件如有與第1A~1C圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。

如第2A圖所示之半導體裝置500c與如第1A圖所示之半導體裝置500a的不同處為：半導體裝置500c的第二陽極摻雜區218、第三陽極摻雜區220與第二井區208部分重疊。並且，第二陽極摻雜區218與第一井區210相距一第四距離D4。在本實施例中，由於在第二井區208邊界外的部分第二陽極摻雜區218、第三陽極摻雜區220係橫向(大體上平行於半導體層206的表面203)位於第一井區210和第二井區208之間的半導體層206中，所以第四距離D4大於第一距離D1。

如第2B圖所示之半導體裝置500d與如第1B圖所示之半導體裝置500b的不同處係類似前述之半導體裝置500c與半導體裝置500a的不同處。另外，半導體裝置500d與半導體裝置500c的不同處係類似前述之半導體裝置500b與半導體裝置500a的不同處，因而在此不做重複說明。

第2C圖顯示如第2A、2B圖所示之半導體裝置500c、500d之等效電路示意圖。如第2A~2C圖所示，半導體裝置500c、500d的第一陽極摻雜區216、第二陽極摻雜區218、第三陽極摻雜區220、第二井區208、第一井區210、第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224構成一第三雙載子接面電晶體B3。第三雙載子接面電晶體B3中的第一陽極摻雜區216和第二井區208係做為第三雙載子接面電晶體B3的一集極，第二陽極摻雜區218、第三陽極摻雜區220和第一井區210做為第三雙載子接面電晶體B3的一基極，而第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224做為第三雙載子接面電晶體B3的一射極。在本發明一些實 施例中，當第一導電類型為p型，且第二導電類型為n型時，第三雙載子接面電晶體B3可為一PNP雙載子接面電晶體。

另外，如第2A~2C圖所示，半導體裝置500c、500d的第二陽極摻雜區218、第三陽極摻雜區220、第一井區210、第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224構成一(寄生)二極體A1。第二陽極摻雜區218、第三陽極摻雜區220、第一井區210做為二極體A1的一第一極，且該第三井區和第一陰極摻雜區為該二極體的一第二極。半導體裝置500c、500d的第三雙載子接面電晶體B3的基極係耦接二極體A1的第一極，且第三雙載子接面電晶體B3的射極係耦接二極體A1的第二極。在本發明一些實施例中，當第一導電類型為p型，且第二導電類型為n型時，第三雙載子接面電晶體B3可為一PNP雙載子接面電晶體，而二極體A1的第一極為陽極(p極)，而第二極為陰極(n極)。

因此，半導體裝置500c、500d的第二陽極摻雜區218、第三陽極摻雜區220、第一井區210、第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224可共同構成一個二極體(diode)。上述二極體由第三雙載子接面電晶體B3的基極和射極構成的一個二極體和上述(寄生)二極體A1並聯而成。如第2C圖所示，耦接至陽極電極226的第二陽極摻雜區218、第三陽極摻雜區220和第一井區210的可視為上述二極體的一第一極，且耦接至陰極電極228的第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224可視為上述二極體的一第二極。在本發明一些實施例中，當第一導電類型為 p型，且第二導電類型為n型時，耦接至陽極電極226的第二陽極摻雜區218、第三陽極摻雜區220和第一井區210的可視為上述二極體的陽極(p極)，且耦接至陰極電極228的第三井區212、第四井區214、第一陰極摻雜區222及第二陰極摻雜區224可視為上述二極體的陰極(n極)。

第3~7、8B圖顯示半導體裝置500c之製程剖面示意圖。上述圖式中的各元件如有與前述段落所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。半導體裝置500c與半導體裝置500a的製程不同處係顯示於第8B圖。如第8B圖所示，進行多道微影製程及後續的多道離子植入製程，以於部分第二井區208中形成具第二導電類型的第一陽極摻雜區216以及具第一導電類型的第二陽極摻雜區218，並於部分第四井區214中形成具第二導電類型的第一陰極摻雜區222。在本實施例中，第二陽極摻雜區218、第三陽極摻雜區220與第二井區208部分重疊。由於第一陽極摻雜區216和第一陰極摻雜區222具相同導電類型且可具相同的摻質濃度，所以第一陽極摻雜區216和第一陰極摻雜區222可於同一道離子植入製程期間形成。在本發明一些實施例中，第一陽極摻雜區216的底部邊界位於第二井區208內，第二陽極摻雜區218的底部邊界位於第三陽極摻雜區220內，且第一陰極摻雜區222的底部邊界位於第二陰極摻雜區224內。最後進行如第2A圖所示的內連線製程，以於絕緣層上覆矽基板200上形成陽極電極226和陰極電極228。經過上述製程，係完成本發明一些實施例之半導體裝置500c。

在本發明一些其他實施例中，進行第4圖所示之形 成第二井區208和第三井區212的製程步驟期間，可利用長條狀的光阻圖案搭配後續離子植入製程，以於半導體層206中分別形成由複數個彼此隔開的長條狀第二次井區208-1、208-2、208-3、208-4、208-5構成的第二井區208，以及由複數個彼此隔開的長條狀第三次井區212-1、212-2、212-3、212-4、212-5構成的第三井區212，再係序進行5~7、8B圖所示製程。最後，進行如第2B圖所示的內連線製程，以於絕緣層上覆矽基板200上形成陽極電極226和陰極電極228。經過上述製程，係完成本發明一些實施例之半導體裝置500d。

本發明一些實施例之半導體裝置500a~500d係具有以下優點。本發明實施例之半導體裝置為使用一個或多個橫向雙載子接面電晶體結構構成的一橫向快速回復二極體。舉例來說，本發明實施例之半導體裝置500a~500b係利用一PNP雙載子接面電晶體(如第1C圖所示的第一雙載子接面電晶體B1)橫向耦接一NPN雙載子接面電晶體(如第1C圖所示的第二雙載子接面電晶體B2)，以構成一快速回復橫向二極體。當對半導體裝置500a~500b施加順向電壓(forward voltage)時，上述PNP雙載子接面電晶體可增加NPN雙載子接面電晶體的導通電流，而可達到大順向電流的要求。當對半導體裝置500a~500b施加反向電壓(reverse voltage)時，前述結構可迅速阻斷反向電流，因而有效降低反向回復時間(reverse recovery time)。另外，本發明實施例之半導體裝置500c~500d係利用一NPN雙載子接面電晶體(如第2C圖所示的第三雙載子接面電晶體B3)橫向耦接一(寄生)二極體(如第2C圖所示的二極體A1)，以構成一快速回復 橫向二極體。當對半導體裝置500c~500d施加順向電壓(forward voltage)時，上述NPN雙載子接面電晶體可增加二極體的導通電流，而可達到大順向電流的要求。當對半導體裝置500c~500d施加反向電壓(reverse voltage)時，前述結構可迅速阻斷反向電流，因而有效降低反向回復時間(reverse recovery time，tRR)。可有效縮小元件面積且加大電流驅動能力，由於上述半導體裝置於絕緣層上覆矽(SOI)基板上形成，所以更可進一步抑制寄生雙載子接面電晶體(BJT)所產生閉鎖(latch-up)效應，因而有效保護元件抑制漏電流。此外，在本發明一些其他實施例中，半導體裝置500b、500d的耦接至陽極電極226的第二井區208和耦接至陰極電極228的第三井區212分別由複數個彼此隔開的長條狀次井區構成，因而可以降低第二井區208區域和第三井區212區域的總摻質濃度，並可進一步提升半導體裝置的耐受電壓。

雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

500a‧‧‧半導體裝置

200‧‧‧絕緣層上覆矽基板

201‧‧‧隔絕物

202‧‧‧基板

203‧‧‧表面

204‧‧‧絕緣層

205‧‧‧界面

206‧‧‧半導體層

208‧‧‧第二井區

208a、210a、212a、214a‧‧‧邊界

210‧‧‧第一井區

210b、210c‧‧‧側

212‧‧‧第三井區

214‧‧‧第四井區

216‧‧‧第一陽極摻雜區

218‧‧‧第二陽極摻雜區

220‧‧‧第三陽極摻雜區

222‧‧‧第一陰極摻雜區

224‧‧‧第二陰極摻雜區

226‧‧‧陽極電極

228‧‧‧陰極電極

D1‧‧‧第一距離

D2‧‧‧第二距離

D3‧‧‧第三距離

Claims (24)

1. 一種半導體裝置，包括：一基板；一埋藏氧化層，設置於該基板上；一半導體層，具一第一導電類型，設置於該埋藏氧化層上；一第一井區，具該第一導電類型，設置於該半導體層中；一第二井區和一第三井區，具相反於該第一導電類型的一第二導電類型，分別接近於該第一井區的相對兩側，且與該第一井區分別相距一第一距離和一第二距離；一第一陽極摻雜區，具該第二導電類型，設置於該第二井區中；一第二陽極摻雜區，具該第一導電類型，設置於該第二井區中；一第三陽極摻雜區，具該第一導電類型，設置於該第二井區中，其中該第二陽極摻雜區位於該第三陽極摻雜區的正上方；以及一第一陰極摻雜區，具該第二導電類型，耦接至該第三井區。
2. 如申請專利範圍第1項所述之半導體裝置，更包括：一第四井區，具該第二導電類型，其中該第四井區相鄰於該第三井區之遠離於該第一井區的一側。
3. 如申請專利範圍第2項所述之半導體裝置，更包括：一第二陰極摻雜區，具該第二導電類型，該第一陰極摻雜區和該第二陰極摻雜區設置於該第四井區中，其中該第一 陰極摻雜區位於該第二陰極摻雜區的正上方。
4. 如申請專利範圍第1項所述之半導體裝置，其中該第二陽極摻雜區的摻質濃度大於該第三陽極摻雜區的摻質濃度，且該第三陽極摻雜區的摻質濃度的摻質濃度大於該第一井區的摻質濃度。
5. 如申請專利範圍第3項所述之半導體裝置，其中該第一陰極摻雜區的摻質濃度大於該第二陰極摻雜區的摻質濃度，且該第二陰極摻雜區的摻質濃度的摻質濃度大於該第四井區的摻質濃度。
6. 如申請專利範圍第1項所述之半導體裝置，其中該第二陽極摻雜區和該第三陽極摻雜區與第二井區部分重疊。
7. 如申請專利範圍第6項所述之半導體裝置，其中該第二陽極摻雜區與該第一井區相距一第三距離，其中該第三距離小於該第一距離。
8. 如申請專利範圍第1項所述之半導體裝置，其中該第二陽極摻雜區的一底部邊界與該埋藏氧化層隔開。
9. 如申請專利範圍第1項所述之半導體裝置，其中該第二陽極摻雜區與該第一井區相距一第四距離，其中該第四距離大於該第一距離。
10. 如申請專利範圍第1項所述之半導體裝置，其中該第二井區由複數個彼此隔開的長條狀第二次井區構成，其中該些長條狀第二次井區從該半導體層的一表面向下延伸至埋藏氧化層。
11. 如申請專利範圍第2項所述之半導體裝置，其中該第三井區 由複數個彼此隔開的長條狀第三次井區構成，其中該些長條狀第三次井區從該半導體層的一表面向下延伸至埋藏氧化層。
12. 如申請專利範圍第11項所述之半導體裝置，其中該些長條狀第三次井區其中一個鄰接該第四井區，且與相鄰的該些長條狀第三次井區其中另一個相距一第一間距，該第一間距大於各個該些長條狀第三次井區的寬度。
13. 如申請專利範圍第1項所述之半導體裝置，其中該第一陽極摻雜區、該第二陽極摻雜區和該第三陽極摻雜區耦接至一陽極電極。
14. 如申請專利範圍第1項所述之半導體裝置，其中該第一陰極摻雜區耦接至一陰極電極。
15. 如申請專利範圍第1項所述之半導體裝置，其中該第二陽極摻雜區、該第三陽極摻雜區、該第二井區及該第一井區構成一第一雙載子接面電晶體，其中該第二陽極摻雜區和該第三陽極摻雜區為該第一雙載子接面電晶體的一集極，該第二井區為該第一雙載子接面電晶體的一基極，且該第一井區為該第一雙載子接面電晶體的一射極。
16. 如申請專利範圍第15項所述之半導體裝置，其中該第二井區、該第一井區、該第三井區及第一陰極摻雜區構成一第二雙載子接面電晶體，其中該第二井區為該第二雙載子接面電晶體的一集極，該第一井區為該第二雙載子接面電晶體的一基極，且該第三井區和第一陰極摻雜區為該第二雙載子接面電晶體的一射極。
17. 如申請專利範圍第16項所述之半導體裝置，其中該第一雙載子接面電晶體的該基極耦接該第二雙載子接面電晶體的該集極，且該第一雙載子接面電晶體的該射極耦接該第二雙載子接面電晶體的該基極。
18. 如申請專利範圍第16項所述之半導體裝置，其中該第二陽極摻雜區、該第三陽極摻雜區、該第一井區、該第三井區及該第一陰極摻雜區共同構成一二極體，其中該第二陽極摻雜區、該第三陽極摻雜區和該第一井區為該二極體的一第一極，且該第三井區及該第一陰極摻雜區為該二極體的一第二極。
19. 如申請專利範圍第16項所述之半導體裝置，其中該第一導電類型為p型，該第二導電類型為n型，且該第一雙載子接面電晶體為一PNP雙載子接面電晶體，且該第二雙載子接面電晶體為一NPN雙載子接面電晶體。
20. 如申請專利範圍第7項所述之半導體裝置，其中該第二井區、該第一井區、該第三井區及第一陰極摻雜區構成一第三雙載子接面電晶體，其中該第二井區為該第三雙載子接面電晶體的一集極，該第一井區為該第三雙載子接面電晶體的一基極，且該第三井區和第一陰極摻雜區為該第三雙載子接面電晶體的一射極。
21. 如申請專利範圍第20項所述之半導體裝置，其中該第二陽極摻雜區、該第三陽極摻雜區、該第一井區、該第三井區及第一陰極摻雜區構成一二極體，其中該第二陽極摻雜區、該第三陽極摻雜區和該第一井區為該二極體的一第一 極，且該第三井區和第一陰極摻雜區為該二極體的一第二極。
22. 如申請專利範圍第21項所述之半導體裝置，其中該第三雙載子接面電晶體的該基極耦接該二極體的該第一極，且該第三雙載子接面電晶體的該射極耦接該二極體的該第二極。
23. 如申請專利範圍第21項所述之半導體裝置，其中該第一導電類型為p型，該第二導電類型為n型，且其中該第三雙載子接面電晶體為一NPN雙載子接面電晶體，該二極體的該第一極和第二極分別為一陽極和一陰極。
24. 如申請專利範圍第1項所述之半導體裝置，其中該第一井區和該第三井區被一隔絕物覆蓋。