TWI566419B - 半導體裝置 - Google Patents

Description

半導體裝置

本發明係關於一種半導體裝置，特別係關於一種快速回復二極體。

快速回復二極體(fast recovery diode)的特點為在順向電壓(forward voltage)條件下，電流的多數載子會流經通道區，且在反向電壓(reverse voltage)條件下，由於反向恢復電荷少，可降低關斷電流抽出少數載子所需的反向回復時間(reverse recovery time，tRR)，並可維持軟恢復特性。然而，如果要提高快速回復二極體的耐壓，則會使反向回復時間延長。

因此，在此技術領域中，有需要一種大電流、反向恢復時間短，反向恢復軟度高，高耐壓的快速回復二極體，以改善上述缺點。

本發明之一實施例係提供一種半導體裝置。上述半導體裝置包括一基板；一埋藏氧化層，設置於上述基板上；一半導體層，具一第一導電類型，設置於上述埋藏氧化層上；一第一井區，具相反於上述第一導電類型的一第二導電類型，設置於上述半導體層中；一陰極摻雜區，具上述第二導電類型，設置於上述第一井區中；一第一陽極摻雜區，具上述第一 導電類型，設置於上述第一井區中且與上述陰極摻雜區彼此隔開，其中上述第一陽極摻雜區的一底部邊界與上述半導體層的一頂面相距的一第一距離大於上述底部邊界與上述半導體層與上述埋藏氧化層之間的一界面相距的一第二距離。

500a、500b‧‧‧半導體裝置

200‧‧‧絕緣層上覆矽基板

201‧‧‧隔絕物

202‧‧‧基板

203‧‧‧表面

204‧‧‧絕緣層

205‧‧‧界面

206‧‧‧半導體層

208‧‧‧第一井區

208a、214a、222a‧‧‧邊界

210‧‧‧第一陽極次摻雜區

212‧‧‧第二陽極次摻雜區

214‧‧‧第三陽極次摻雜區

216‧‧‧陽極摻雜區

218‧‧‧第一陰極次摻雜區

220‧‧‧第二陰極次摻雜區

222‧‧‧第二井區

224‧‧‧陰極摻雜區

226‧‧‧陽極電極

228‧‧‧陰極電極

230‧‧‧第二陽極摻雜區

D1‧‧‧第一距離

D2‧‧‧第二距離

第1圖顯示本發明一些實施例之一半導體裝置之剖面示意圖。

第2圖顯示本發明一些實施例之一半導體裝置之剖面示意圖。

為了讓本發明之目的、特徵、及優點能更明顯易懂，下文特舉實施例，並配合所附圖示，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。且實施例中圖式標號之部分重複，係為了簡化說明，並非意指不同實施例之間的關聯性。

本發明實施例係提供一種半導體裝置。在本發明一些實施例中，上述半導體裝置為一橫向快速回復二極體(lateral fast recovery diode)。上述橫向快速回復二極體係使用場效電晶體(field effect transistor，FET)的設計概念，因而可達到大順向電流的要求，且可降低反向回復時間(reverse recovery time，tRR)，有效縮小元件面積且加大電流驅動能力，由於上述半導體裝置係於絕緣層上覆矽(SOI)基板上形成，所 以更可進一步抑制寄生雙載子接面電晶體(BJT)所產生閉鎖(latch-up)效應，因而有效保護元件抑制漏電流。

第1圖顯示本發明一些實施例之半導體裝置500a之剖面示意圖。在本發明一些實施例中，半導體裝置500a可視為一橫向快速回復二極體的單位晶胞(unit cell)，可依設計交錯設置鏡向前與鏡向後的單位晶胞(半導體裝置500a)，使其兩兩成對且彼此對稱。

如第1圖所示，本發明實施例之半導體裝置500a包括一絕緣層上覆矽(SOI)基板200。在本發明一些實施例中，SOI基板200包括一基板202、一埋藏氧化層204及一半導體層206。埋藏氧化層204係設置於基板202上，而半導體層206係設置於埋藏氧化層204上。SOI基板200的半導體層206具一第一導電類型，基板202具相反於的第一導電類型的一第二導電類型，基板202和半導體層206係藉由埋藏氧化層204彼此隔開。舉例來說，基板202可為一n型基板，而半導體層206可為一p型半導體層。在本發明一些實施例中，SOI基板200的厚度範圍可為2~5μm，而埋藏氧化層204厚度範圍可為0.4~3.5μm。

如第1圖所示，半導體裝置500a包括一第一井區208、一陰極摻雜區224和一第一陽極摻雜區216，分別設置於半導體層206中。第一井區208具第二導電類型。舉例來說，第一井區208為一高壓n型井區(HVNW)。在本發明一些實施例中，第一井區208的底部邊界208a可接觸半導體層206與埋藏氧化層204的界面205。在本發明一些其他實施例中，第一井區208的底部邊界208a可藉由半導體層206與半導體層206和埋藏氧 化層204的界面205隔開。

如第1圖所示，半導體裝置500a包括一個或多個隔絕物201，形成於半導體層206的表面203上。隔絕物201可用以定義出半導體裝置500a的主動區(active region)。第1圖所示的其中一個隔絕物201覆蓋陰極摻雜區224和第一陽極摻雜區216之間的部分第一井區208，以定義陰極摻雜區224和第一陽極摻雜區216的形成位置。在本發明一些實施例中，陰極摻雜區224和第一陽極摻雜區216係設置於隔絕物201的相對兩側。在本發明一些實施例中，隔絕物201可包括一矽局部氧化物(LOCOS)或一淺溝槽隔離物(STI)。

如第1圖所示，陰極摻雜區224係設置於第一井區208中，且接近第一井區208的一側邊界。在本發明一些實施例中，陰極摻雜區224可由一或多個次摻雜區(sub-doped region)構成。在第1A圖所示之實施例中，陰極摻雜區224由一第一陰極次摻雜區218、一第二陰極次摻雜區220和一第二井區222構成。第一陰極次摻雜區218位於第二陰極次摻雜區220的正上方且彼此連接。另外，第二陰極次摻雜區220位於第二井區222的正上方且彼此連接。第一陰極次摻雜區218的摻質濃度大於第二陰極次摻雜區220的摻質濃度，且第二陰極次摻雜區220的摻質濃度大於第二井區222的摻質濃度，且第二井區222的摻質濃度大於第一井區208的摻質濃度。舉例來說，第一陰極次摻雜區218為一n型重摻雜區(N⁺)，第二陰極次摻雜區220為一n型輕摻雜源汲極摻雜區(NLDD)，且第二井區222為一n型井區(NW)。第一陰極次摻雜區218、第二陰極次摻雜區220、第二井 區222係耦接至一陰極電極228。且第一陰極次摻雜區218藉由第二陰極次摻雜區220和第二井區222耦接至第一井區208。在本發明一些其他實施例中，陰極摻雜區224可僅由單一第一陰極次摻雜區218構成。

在本發明一些實施例中，第二井區222的底部邊界222a可接觸半導體層206與埋藏氧化層204的界面205。在本發明一些其他實施例中，第二井區222的底部邊界222a可藉由半導體層206與半導體層206與埋藏氧化層204的界面205隔開。

如第1圖所示，第一陽極摻雜區216係設置於第一井區208中，且接近第一井區208的另一側邊界，且藉由隔絕物201與陰極摻雜區224隔開。在本發明一些實施例中，第一陽極摻雜區216可由一或多個次摻雜區(sub-doped region)構成。在第1圖所示之實施例中，第一陽極摻雜區216由一第一陽極次摻雜區210、一第二陽極次摻雜區212和一第三陽極次摻雜區214構成。第一陽極次摻雜區210位於第二陽極次摻雜區212的正上方且彼此連接。第二陽極次摻雜區212位於第三陽極次摻雜區214的正上方且彼此連接。在本發明一些實施例中，第一陽極次摻雜區210的摻質濃度大於第二陽極次摻雜區212的摻質濃度，而第二陽極次摻雜區212的摻質濃度大於第三陽極次摻雜區214的摻質濃度。舉例來說，第一陽極摻雜區216為一P⁺型重摻雜區(P⁺ doped region)，第二陽極摻雜區218為一p型輕摻雜源汲極摻雜區(PLDD doped region)，且第三陽極摻雜區220為一p型主體摻雜區(P-BODY doped region)。在本發明一些其他實施例中，第一陽極摻雜區216可僅由單一第一陽極次摻雜區 210構成。另外，第一陽極次摻雜區210、第二陽極次摻雜區212和第三陽極次摻雜區214一起耦接至一陽極電極226。

在本發明一些實施例中，第一陽極摻雜區216的一底部邊界(即第三陽極次摻雜區214底部邊界214)與半導體層206的一頂面203相距的一第一距離D1大於上述底部邊界(底部邊界214)與半導體層206和埋藏氧化層204之間的界面205相距的一第二距離D2。

如第1圖所示，第一井區208、第一陽極摻雜區216、陰極摻雜區224和半導體層206可共同構成一場效電晶體。第一陽極摻雜區216為上述場效電晶體的一閘極(gate)，相鄰第一陽極摻雜區216的第一井區208為上述場效電晶體的一汲極(drain)，陰極摻雜區224為上述場效電晶體的一源極(source)，且半導體層206為上述場效電晶體的一基極(bulk)。上述場效電晶體的閘極和汲極兩者係耦接至陽極電極226，上述場效電晶體的源極係耦接至陰極電極228，且上述場效電晶體的基極為電性浮接(electrically floating)。在本發明一些實施例中，當第一導電類型為p型，且第二導電類型為n型時，上述場效電晶體可為一n型通道場效電晶體。

另外，如第1圖所示，上述陽極電極226同時直接接觸相鄰第一陽極摻雜區216且未被隔絕物201覆蓋的部分第一井區208，當對半導體裝置500a施加一順向偏壓時(例如對陽極電極226施加一正電壓，且將陰極電極228接地(ground))，彼此接觸的上述陽極電極226和第一井區208會構成一蕭特基二極體(Schottky diode)。在本發明一些實施例中，當第一導電類 型為p型，且第二導電類型為n型時，上述陽極電極226為上述蕭特基二極體的陽極，而第一井區208為上述蕭特基二極體的陰極。並且，上述蕭特基二極體與上述場效電晶體並聯。

因此，當對半導體裝置500a施加一順向偏壓時，半導體裝置500a之彼此耦接的第一陽極摻雜區216和第一井區208，以及陰極摻雜區224可共同構成一個二極體(diode)。在本發明一些實施例中，當第一導電類型為p型，且第二導電類型為n型時，連接第一陽極摻雜區216和第一井區208兩者的陽極電極226為上述二極體的陽極電極，而連接陰極摻雜區224的陰極電極228為上述二極體的陰極電極。上述二極體由上述蕭特基二極體與上述場效電晶體並聯而成。

本發明一些實施例之半導體裝置500a為使用一個場效電晶體構成的一橫向快速回復二極體。當對半導體裝置500a施加一順向偏壓時(例如對陽極電極226施加一正電壓，且將陰極電極228接地(ground))，半導體裝置500a的等效電路為一個場效電晶體並聯一個蕭特基二極體。上述蕭特基二極體可使半導體裝置500a的順向導通電壓降低，且可增加半導體裝置500a的順向導通電流。並且，因為半導體裝置500a係設計使第一陽極摻雜區216(場效電晶體的閘極)延伸接近於與埋藏氧化層204，以縮短兩者之間的距離(即第二距離D2設計小於第一距離D1)。當對半導體裝置500a施加一逆向偏壓時(例如對陰極電極228施加一正電壓，且將陽極電極226接地(ground))，可於上述場效電晶體的閘極和基極間形成一空乏區(depleted region)，使通道快速變窄關閉，因而可以迅速阻斷汲極至源極 的電流，因而有效降低半導體裝置500a的反向回復時間(reverse recovery time，tRR)。

接著，利用第1圖說明半導體裝置500a之製程步驟。首先，提供一絕緣層上覆矽(SOI)基板200。上述絕緣層上覆矽(SOI)基板200包括垂直堆疊的基板202、埋藏氧化層204及半導體層206。舉例來說，基板202可為一n型基板，而半導體層206可為一p型半導體層，且基板202和半導體層206藉由埋藏氧化層204彼此隔開。

接著，進行一微影製程，於半導體層206的表面203上形成一光阻圖案。然後，利用上述光阻圖案做為遮罩進行一離子植入製程，將具第二導電類型的摻質植入部分半導體層206中，以於半導體層206中形成第一井區208。之後去除上述光阻圖案。

然後，進行另一微影製程，於半導體層206的表面203上形成另一光阻圖案。然後，利用上述光阻圖案做為遮罩進行另一離子植入製程，將具第二導電類型的摻質植入在接近於第一井區208的一側(即第1圖的第一井區208的左側)的部分半導體層206中，以形成第二井區222。之後去除上述光阻圖案。在本發明一些實施例中，第二井區222的摻質濃度大第一井區208的摻質濃度。

然後，進行另一微影製程，於半導體層206的表面203上形成另一光阻圖案。然後，利用上述光阻圖案做為遮罩進行另一離子植入製程，將具第一導電類型的摻質植入在接近於第一井區208的另一側(即第1圖的第一井區208的右側)的部 分半導體層206中，以形成第三陽極次摻雜區214。之後去除上述光阻圖案。

在本發明一些實施例中，形成第二井區222的離子植入製程和形成第三陽極次摻雜區214的離子植入製程順序可以互換。

接著，進行一矽局部氧化物(LOCOS)或一淺溝槽隔離物(STI)製程，於半導體層206的表面203上形成一個或多個隔絕物201，以定義出半導體裝置500a的主動區(active region)和後續形成的陽極摻雜區、陰極摻雜區。第1圖所示的隔絕物201係覆蓋第二井區222和第三陽極次摻雜區214之間的部分第一井區208，且延伸覆蓋部分第三陽極次摻雜區214。在本發明一些實施例中，第二井區222、第三陽極次摻雜區214和相鄰於第三陽極次摻雜區214的部分第一井區208從隔絕物201暴露出來。

然後，進行多道微影製程及後續的多道離子植入製程，以於第二井區222中形成具第二導電類型的第二陰極次摻雜區220，並於部分第三陽極次摻雜區214中形成具第一導電類型的第二陽極次摻雜區212。在本發明一些實施例中，形成第二陰極次摻雜區220的離子植入製程和形成第三陽極次摻雜區214的離子植入製程順序可以互換。在本發明一些實施例中，第二陰極次摻雜區220的底部邊界位於第二井區222內且與第二井區222相連。第二陽極次摻雜區212的底部邊界位於第三陽極次摻雜區214內且與第三陽極次摻雜區214相連。

接著，進行多道微影製程及後續的多道離子植入 製程，以於部分第二陰極次摻雜區220中形成具第二導電類型的第一陰極次摻雜區218，並於部分第二陽極次摻雜區212中形成具第一導電類型的第一陽極次摻雜區210。在本發明一些實施例中，形成第一陰極次摻雜區218的離子植入製程和形成第一陽極次摻雜區210的離子植入製程順序可以互換。在本發明一些實施例中，第一陽極次摻雜區210的底部邊界位於第二陰極次摻雜區220內且與第二陰極次摻雜區220相連。第一陽極次摻雜區210的底部邊界位於第二陽極次摻雜區212內且與第二陽極次摻雜區212相連。上述第一陰極次摻雜區218、第二陰極次摻雜區220和第二井區222共同構成陰極摻雜區224，而上述第一陽極次摻雜區210、第二陽極次摻雜區212和第三陽極次摻雜區214共同構成第一陽極摻雜區216。

接著，進行一內連線製程，以於絕緣層上覆矽基板200上形成陽極電極226和陰極電極228。上述陽極電極226直接接觸第一陽極摻雜區216和相鄰的第一井區208。上述陰極電極228直接接觸陰極摻雜區224。經過上述製程，係完成本發明一些實施例之半導體裝置500a。

第2圖顯示本發明一些實施例之半導體裝置500b之剖面示意圖。上述圖式中的各元件如有與第1圖所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。

如第2圖所示之半導體裝置500b與如第1圖所示之半導體裝置500a的不同處為：半導體裝置500b包括具第二導電類型的一第二陽極摻雜區230。上述第二陽極摻雜區230係設置於第一井區208中且相鄰於第一陽極摻雜區216。上述第二陽極 摻雜區230耦接至陽極電極226。在本發明一些實施例中，第二陽極摻雜區230為一n型重摻雜區(N⁺)。

如第2圖所示，第一井區208、第一陽極摻雜區216、第二陽極摻雜區230、陰極摻雜區224和半導體層206可共同構成一場效電晶體。第一陽極摻雜區216為上述場效電晶體的一閘極(gate)，第二陽極摻雜區230和相鄰第二陽極摻雜區230的第一井區208為上述場效電晶體的一汲極(drain)，陰極摻雜區224為上述場效電晶體的一源極(source)，且半導體層206為上述場效電晶體的一基極(bulk)。上述場效電晶體的閘極和汲極兩者係耦接至陽極電極226，上述場效電晶體的源極係耦接至陰極電極228，且上述場效電晶體的基極為電性浮接(electrically floating)。在本發明一些實施例中，當第一導電類型為p型，且第二導電類型為n型時，上述場效電晶體可為一n型通道場效電晶體。

當對半導體裝置500b施加一順向偏壓時(例如對陽極電極226施加一正電壓，且將陰極電極228接地(ground))，半導體裝置500b的第一陽極摻雜區216、第一井區208及陰極摻雜區224可共同構成一個p型-n型二極體(pn diode)。在本發明一些實施例中，當第一導電類型為p型，且第二導電類型為n型時，上述第一陽極摻雜區216為上述p型-n型二極體的陽極，而第一井區208及陰極摻雜區224為上述p型-n型二極體的陰極。並且，上述p型-n型二極體與上述場效電晶體並聯。

因此，當對半導體裝置500b施加一順向偏壓時，半導體裝置500b之彼此耦接的第一陽極摻雜區216和第二陽極 摻雜區230、第一井區208及陰極摻雜區224可共同構成一個二極體(diode)。在本發明一些實施例中，當第一導電類型為p型，且第二導電類型為n型時，連接第一陽極摻雜區216和第二陽極摻雜區230兩者的陽極電極226為上述二極體的陽極電極，而連接陰極摻雜區224的陰極電極228為上述二極體的陰極電極。上述二極體由一個n型通道場效電晶體並聯一個p型-n型二極體而成。

本發明一些實施例之半導體裝置500b為使用一個場效電晶體構成的一橫向快速回復二極體。當對半導體裝置500b施加一順向偏壓時(例如對陽極電極226施加一正電壓，且將陰極電極228接地(ground))，半導體裝置500b的等效電路為一個場效電晶體並聯一個p型-n型二極體。上述場效電晶體可增加半導體裝置500b的順向導通電流。並且，因為半導體裝置500b係設計使第一陽極摻雜區216(場效電晶體的閘極)延伸接近於與埋藏氧化層204，以縮短兩者之間的距離(即第二距離D2設計小於第一距離D1)。當對半導體裝置500b施加一逆向偏壓時(例如對陰極電極228施加一正電壓，且將陽極電極226接地(ground))，可於上述場效電晶體的閘極和基極間形成一空乏區(depleted region)，使通道快速變窄關閉，因而可以迅速阻斷源極至源極的電流，因而有效降低半導體裝置500b的反向回復時間(tRR)。

接著，利用第2圖說明半導體裝置500b之製程步驟。上述圖式中的各元件如有與前述段落所示相同或相似的部分，則可參考前面的相關敍述，在此不做重複說明。半導體裝 置500b與半導體裝置500a的製程不同處為：半導體裝置500b的第一陰極次摻雜區218和第二陽極摻雜區230具相同導電類型且可具相同的摻質濃度，所以第一陰極次摻雜區218和第二陽極摻雜區230可於同一道離子植入製程期間形成。

本發明一些實施例之半導體裝置500a~500b係具有以下優點。本發明實施例之半導體裝置為使用場效電晶體構成的一橫向快速回復二極體。舉例來說，本發明實施例之半導體裝置500a係使用一個n型通道場效電晶體構成的一橫向快速回復二極體。當對半導體裝置500a施加一順向偏壓(forward voltage)時，半導體裝置500a的等效電路為一個n型通道場效電晶體並聯一個蕭特基二極體，上述蕭特基二極體可使半導體裝置500a的順向導通電壓降低，且可增加半導體裝置500a的順向導通電流，而可達到大順向電流的要求。並且，因為半導體裝置500a係設計使第一陽極摻雜區216(場效電晶體的閘極)延伸接近於與埋藏氧化層204，以縮短兩者之間的距離(即第二距離D2設計小於第一距離D1)。當對半導體裝置500a施加一逆向偏壓(reverse voltage)時，可於上述場效電晶體的閘極和基極間形成一空乏區(depleted region)，使通道快速變窄關閉，因而可以迅速阻斷汲極至源極的電流，因而有效降低半導體裝置500a的反向回復時間(tRR)。另外，本發明實施例之半導體裝置500b係利用一n型通道場效電晶體構成的快速回復橫向二極體。當對半導體裝置500b施加順向電壓時，半導體裝置500b的等效電路為一個n型通道場效電晶體並聯一個p型-n型二極體，上述n型通道場效電晶體可增加二極體的導通電流，而可達到大順向 電流的要求。當對半導體裝置500b施加反向電壓時，前述結構可迅速阻斷反向電流，因而有效降低反向回復時間(tRR)。可有效縮小元件面積且加大電流驅動能力，由於上述半導體裝置於絕緣層上覆矽(SOI)基板上形成，所以更可進一步抑制寄生雙載子接面電晶體(BJT)所產生閉鎖(latch-up)效應，因而有效保護元件抑制漏電流。

雖然本發明已以實施例揭露於上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

500a‧‧‧半導體裝置

200‧‧‧絕緣層上覆矽基板

201‧‧‧隔絕物

202‧‧‧基板

203‧‧‧表面

204‧‧‧絕緣層

205‧‧‧界面

206‧‧‧半導體層

208‧‧‧第一井區

208a、214a、222a‧‧‧邊界

210‧‧‧第一陽極次摻雜區

212‧‧‧第二陽極次摻雜區

214‧‧‧第三陽極次摻雜區

216‧‧‧陽極摻雜區

218‧‧‧第一陰極次摻雜區

220‧‧‧第二陰極次摻雜區

222‧‧‧第二井區

224‧‧‧陰極摻雜區

226‧‧‧陽極電極

228‧‧‧陰極電極

D1‧‧‧第一距離

D2‧‧‧第二距離

Claims (15)

1. 一種半導體裝置，包括：一基板；一埋藏氧化層，設置於該基板上；一半導體層，具一第一導電類型，設置於該埋藏氧化層上；一第一井區，具相反於該第一導電類型的一第二導電類型，設置於該半導體層中；一陰極摻雜區，具該第二導電類型，設置於該第一井區中；以及一第一陽極摻雜區，具該第一導電類型，設置於該第一井區中且與該陰極摻雜區彼此隔開，其中該第一陽極摻雜區的一底部邊界與該半導體層的一頂面相距的一第一距離大於該底部邊界與該半導體層與該埋藏氧化層之間的一界面相距的一第二距離。
2. 如申請專利範圍第1項所述之半導體裝置，更包括：一隔絕物，形成於該半導體層的一表面上，且覆蓋部分第一井區，其中該陰極摻雜區和該第一陽極摻雜區設置於該隔絕物的相對兩側；一陰極電極，耦接至該陰極摻雜區；以及一陽極電極，耦接至該第一陽極摻雜區。
3. 如申請專利範圍第2項所述之半導體裝置，其中該陽極電極直接連接至相鄰於該第一陽極摻雜區的部分該第一井區。
4. 如申請專利範圍第2項所述之半導體裝置，更包括：一第二陽極摻雜區，具該第二導電類型，設置於該第一井 區中且相鄰於該第一陽極摻雜區。
5. 如申請專利範圍第4項所述之半導體裝置，其中該陽極電極耦接至該第二陽極摻雜區。
6. 如申請專利範圍第1項所述之半導體裝置，其中該第一陽極摻雜區包括：一第一陽極次摻雜區；一第二陽極次摻雜區，其中該第一陽極次摻雜區位於該第二陽極次摻雜區的正上方。
7. 如申請專利範圍第6項所述之半導體裝置，其中該第一陽極次摻雜區的摻質濃度大於該第二陽極次摻雜區的摻質濃度。
8. 如申請專利範圍第1項所述之半導體裝置，其中該陰極摻雜區包括：一第一陰極次摻雜區；一第二陰極次摻雜區，其中該第一陰極次摻雜區位於該第二陰極次摻雜區的正上方。
9. 如申請專利範圍第8項所述之半導體裝置，其中該陰極摻雜區包括：一第二井區，其中該第二陰極次摻雜區位於該第二井區的正上方。
10. 如申請專利範圍第3項所述之半導體裝置，其中該第一井區、該第一陽極摻雜區、該陰極摻雜區和該半導體層構成一場效電晶體，其中該第一陽極摻雜區為該場效電晶體的一閘極，相鄰該第一陽極摻雜區的該第一井區為該場效電 晶體的一汲極，該陰極摻雜區為該場效電晶體的一源極，且該半導體層為該場效電晶體的一基極。
11. 如申請專利範圍第10項所述之半導體裝置，其中對該陽極電極施加一正電壓，且將該陰極電極接地時，該陽極電極和該第一井區構成一蕭特基二極體。
12. 如申請專利範圍第11項所述之半導體裝置，其中該第一導電類型為p型，該第二導電類型為n型，且該場效電晶體為一n型通道場效電晶體，且其中該蕭特基二極體與該n型場效電晶體並聯。
13. 如申請專利範圍第4項所述之半導體裝置，其中該第一井區、該第一陽極摻雜區、該第二陽極摻雜區、該陰極摻雜區和該半導體層構成一場效電晶體，其中該第一陽極摻雜區為該場效電晶體的一閘極，該第二陽極摻雜區和相鄰該第一陽極摻雜區和的該第一井區為該場效電晶體的一汲極，該陰極摻雜區為該場效電晶體的一源極，且該半導體層為該場效電晶體的一基極。
14. 如申請專利範圍第13項所述之半導體裝置，其中對該陽極電極施加一正電壓，且將該陰極電極接地時，該第一陽極摻雜區、該第一井區及該陰極摻雜區共同構成一個p型-n型二極體
15. 如申請專利範圍第14項所述之半導體裝置，其中該第一導電類型為p型，該第二導電類型為n型，且該場效電晶體為一n型通道場效電晶體，且其中上述p型-n型二極體與上述n型場效電晶體並聯。