JP2017163142A - バイアスされた縦方向フィールドプレートを使用したｌｄｍｏｓトランジスタのドリフト領域フィールド制御、ｌｄｍｏｓトランジスタ、及びｌｄｍｏｓトランジスタを製造する方法 - Google Patents

バイアスされた縦方向フィールドプレートを使用したｌｄｍｏｓトランジスタのドリフト領域フィールド制御、ｌｄｍｏｓトランジスタ、及びｌｄｍｏｓトランジスタを製造する方法 Download PDF

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Abstract

【課題】ＲＥＳＵＲＦ領域を使用してＬＤＭＯＳデバイスのドリフト領域内の電界プロファイルを制御する機器及び方法を提供する。【解決手段】第１のＲＥＳＵＲＦ領域６４は、ＬＤＭＯＳデバイス１０のソース１８端からドレイン２２端に向けて延在し、ドリフト領域５２に隣接し、ドリフト領域と冶金的接合６２を形成する。第２のＲＥＳＵＲＦ層６６は、ＬＤＭＯＳデバイスのドレイン２２端からソース１８端に向けて延在し、縦方向でボディコンタクト４２と第１のＲＥＳＵＲＦ層のソース端との間にある端７４を有する。第２のＲＥＳＵＲＦ層の端とボディコンタクトとの間の距離は、第２のＲＥＳＵＲＦ層の端とボディコンタクトとの間の鉛直方向距離より大きい。【効果】第２のＲＥＳＵＲＦ層とボディコンタクトとの間の最大電界は、この形状を用いて有利に減少される。【選択図】図１

Description

本開示の技術は、バイアスされた縦方向フィールドプレートを使用したＬＤＭＯＳトランジスタのドリフト領域フィールド制御に関する。
高電圧ＭＯＳＦＥＴは、トランジスタの端子間に高電圧差が存在する状態で動作するように設計された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の一種である。高電圧差は電界の形成をデバイス内に必然的にもたらす。高電圧差は、付随する電界がなだれ降伏を引き起こす臨界閾値をどこにおいても超過しない場合、許容され得る。電界は、電界を生成する高電圧差を半導体デバイスの大きな空間次元にわたって分布させることによって減少され得る。
半導体デバイスの低導電率領域は、適切な様態で配置される場合、高電圧差を分布させるために使用可能である。そのような低導電率の半導体領域としては、多数キャリアが実質的に空乏化された領域、低濃度にドープされた領域、及びドープされていない領域が含まれ得る。そのような高電圧差は、付随する電界がなだれ降伏を引き起こす臨界閾値を超過しないことを確実にするために、横方向及び鉛直方向の両方で分布されなければならない。
従って、高電圧ＭＯＳＦＥＴは、低濃度にドープされた厚いエピタキシャル層を使用して製造可能である。しかしそのような厚い低濃度にドープされたエピタキシャル層は、低電圧高密度ＣＭＯＳデバイスと共存できない。低電圧高密度ＣＭＯＳデバイスは一般に、高電圧デバイスによって許容され得るよりも高い濃度にドープされた比較的薄いエピタキシャル層を有するウエハ上に製造される。様々な回路応用には、低電圧高密度ＣＭＯＳデバイスを使用して製造可能な高密度ロジックと、高電圧差の十分な空間分布を必要とする高電圧トランジスタとの両方が必要とされる。
横方向拡散金属酸化膜半導体（Ｌａｔｅｒａｌｌｙ−Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＬＤＭＯＳ）トランジスタは、活性領域上に相互接続領域を有する半導体ダイを含む。相互接続領域はＬＤＭＯＳトランジスタのゲートを含む。ゲートは誘電体によって活性領域から絶縁される。活性領域は、ゲートの端に縦方向で位置合わせされたＬＤＭＯＳトランジスタのソースを含む。活性領域はＬＤＭＯＳトランジスタのドレインを含む。ドレインは、ドレインコンタクト領域と、誘電体によってゲートから鉛直方向で絶縁されたドリフト領域とを含む。活性領域はＬＤＭＯＳトランジスタのボディを含む。ボディは、ボディコンタクト領域と、ソースとドリフト領域との間に縦方向で並置されたチャネル領域とを含む。チャネル領域は誘電体によってゲートから鉛直方向で絶縁される。活性領域は、実質的にドリフト領域に平行でありかつドリフト領域から鉛直方向で分離された、下部ＲＥＳＵＲＦ領域（例えば、降伏電圧を増加させるために表面電界を減少させる（ＲＥｄｕｃｅ ａ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）ように設計された領域）を含む。活性領域はまた、上のドリフト領域と下の下部ＲＥＳＵＲＦ領域との両方に隣接しかつそれらの間に鉛直方向で噛み合った、上部ＲＥＳＵＲＦ領域を含む。ドレインコンタクト領域とボディコンタクト領域との間の第１の縦方向距離は、ドレインコンタクト領域と下部ＲＥＳＵＲＦ領域の端との間の第２の縦方向距離より大きい。
いくつかの実施形態では、ＬＤＭＯＳトランジスタが、上から下への順序での、ｉ）導電ゲート、ｉｉ）誘電体、ｉｉｉ）ドレインのドリフト領域、ｉｖ）ＬＤＭＯＳトランジスタのソース端においてＬＤＭＯＳトランジスタのボディに導電的に接続される、第１のＲＥＳＵＲＦ領域、及びｖ）鉛直電導領域を介してＬＤＭＯＳトランジスタのドレイン端においてドレインに鉛直方向で導電的に接続される、第２のＲＥＳＵＲＦ領域、という層の鉛直方向の並びを含む。第１のＲＥＳＵＲＦ領域はドレインコンタクト領域を囲む環形として形成される。ドリフト領域及び第２のＲＥＳＵＲＦ領域は両方とも、ドレインコンタクト領域から外側に延在する閉形の形状（ｃｌｏｓｅｄ ｆｏｒｍ ｇｅｏｍｅｔｒｉｅｓ）であり、それぞれが第１のＲＥＳＵＲＦ領域の内側環状部分と環状の冶金的接合を形成する。
ＬＤＭＯＳトランジスタを製造する方法は、第１の型のドーパント種の基板を提供することを備えることを含む。方法は、第２の型のドーパント種を使用して基板内に下部ＲＥＳＵＲＦ層を注入することを含む。方法は、第２の型のドーパント種のエピタキシャル層を成長させることを含む。方法は、第１の型のドーパント種を使用してエピタキシャル層内に上部ＲＥＳＵＲＦ層を注入することを含む。方法は、第２の型のドーパント種を使用してエピタキシャル層内にドリフト領域を注入することを含む。方法は、第２の型のドーパント種を使用してエピタキシャル層内にソースコンタクト領域及びドレインコンタクト領域を注入することを含む。方法は、第１の型のドーパント種を使用してエピタキシャル層内にボディ領域を注入することを更に含む。下部ＲＥＳＵＲＦ層は、エピタキシャル層の鉛直電導領域を介して、ドリフト領域と無接合電気連通状態にある。鉛直電導領域は、上部ＲＥＳＵＲＦ層と共に注入されないようにマスキングされ、それにより第２の型の正味ドーパント濃度を維持する。
低濃度にドープされた環状ＲＥＳＵＲＦ周囲を有する例示的なＬＤＭＯＳトランジスタの断面図である。 低濃度にドープされた環状ＲＥＳＵＲＦ周囲を有する例示的なＬＤＭＯＳトランジスタの平面図である。 正味ドーパント濃度を示す例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの断面図である。 例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの様々な次元に沿ったドーパントプロファイルを示すグラフである。 例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの様々な次元に沿ったドーパントプロファイルを示すグラフである。 例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの様々な次元に沿ったドーパントプロファイルを示すグラフである。 例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの様々な次元に沿ったドーパントプロファイルを示すグラフである。 所定のバイアス条件下での電圧分布を示す例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの断面図である。 所定のバイアス条件下での衝撃イオン化レベルを示す例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの断面図である。
ＬＤＭＯＳトランジスタのドリフト領域内の自由キャリアポピュレーションを制御することにより、デバイスの様々な性能メトリックが影響を及ぼされる。自由キャリアの大きなポピュレーションがドリフト領域内に存在する場合、低いオン抵抗が得られ得る。逆に、自由キャリアのポピュレーションがドリフト領域から実質的に空乏化された場合、デバイスが降伏状態を経験することなしにドレイン端子上の高電圧が許容され得る。高電圧に関連する電界がどこも閾値未満に制御されている場合、降伏状態を経験することなしに高電圧が許容され得る。電界が閾値を超過した場合、なだれ降伏がもたらされる可能性がある。
電界は、対応する電圧の空間微分に比例する。従って、高電圧に関連する最大電界を低下させるには、電圧の空間微分がどこも臨界閾値未満に維持されるように、高電圧端子とその他の低電圧端子との間の差が空間次元にわたって分布されなければならない。
図１は、低濃度にドープされた環状ＲＥＳＵＲＦ周囲を有する例示的なＬＤＭＯＳトランジスタの断面図である。図１において、ＬＤＭＯＳトランジスタ１０は、活性領域１６上に相互接続領域１４を有する半導体ダイ１２内に形成される。ＬＤＭＯＳトランジスタ１０は、特定の構成で形成される様々な材料層によってそれぞれが形成されるソース１８とゲート２０とドレイン２２とボディ２４とを有する。図１に示すようなＬＤＭＯＳトランジスタ１０は「横型トランジスタ」と呼ばれる場合があるが、ここでは、電流電導の方向（すなわち図１の右側のドレイン２２から図１の左側のソース１８に向けて）が縦方向と呼ばれる。また、半導体の表面に平行な、かつ縦方向及び鉛直方向の両方に対して直角な方向が横方向と呼ばれる（すなわち紙の中への方向）。
相互接続領域１４は、様々な誘電体層によって互いに分離された様々な導電層を含む。コンタクト及び／又はビアが、様々な導電層を互いに、及び／又は下にある活性領域１６に接続する。図示された実施形態では、相互接続領域１４はポリシリコンゲート２０と第１の金属層２６とを含む。ポリシリコンゲート２０は、ゲート誘電体２８及びフィールド誘電体３０によって活性領域１６から導電的に絶縁される。第１の金属層２６は、ソース相互接続ネット３２及びドレイン相互接続ネット３４にパターン化される。ソース相互接続ネット３２は、コンタクト３６を介してソース１８に導電的に接続される。ドレイン相互接続ネット３４は、コンタクト３８を介してドレイン２２に導電的に接続される。
図示された実施形態では、ソース１８、ドレイン２２、及びボディ２４は活性領域１６内に形成される。ポリシリコンゲート２０は、ソース１８及びボディ２４の両方を端４０に位置合わせするために使用されてもよい端４０を有する。例えば、ソース１８を最終的に形成するドーパント種の、活性領域１６内への注入は、そのような注入をマスキングするためにポリシリコンゲート２０の端４０を使用して行われてもよい。同様に、ボディ２４を最終的に形成するドーパント種の、活性領域１６内への注入は、そのような注入をマスキングするためにポリシリコンゲート２０の端４０を使用して行われてもよい。両方の注入されたドーパント種（ソース及びボディの両方を最終的に形成するもの）は次に、活性領域１６内に鉛直方向に、及びポリシリコンゲート２０の端４０の下を横方向に拡散し得る。これらの注入されたドーパント種は、ドーパントの注入に続いて半導体ダイ１２が受ける熱サイクルに応じて、より大きな距離だけ、又はより小さな距離だけ拡散し得る。ポリシリコンゲート２０の端４０がこれらのドーパント種の注入をマスキングするため、ソース１８及びボディ２４のそれぞれがポリシリコンゲート２０の下で拡散する横方向範囲は、ポリシリコンゲート２０の端４０と位置合わせされる。
図示された実施形態では、ボディ２４はボディコンタクト領域４２とボディシンカー領域４４と活性ボディ領域４６とを有する。ボディコンタクト領域４２は、コンタクト３６を介して相互接続ネット３２への導電接続が行われる比較的高濃度にドープされた領域であってもよい。いくつかの実施形態では、ソース１８及びボディ２４の両方が共通にバイアスされてもよい。図示された実施形態では、ボディ２４はコンタクト３６及び相互接続ネット３２をソース１８と共有し、従ってボディ２４はソース１８と共通にバイアスされる。ボディシンカー領域４４は、寄生バイポーラトランジスタのベータ電流利得を抑制するために使用される比較的高濃度にドープされた領域であってもよい。ＬＤＭＯＳトランジスタ１０のソース１８は、そのような寄生バイポーラトランジスタのエミッタとして働く。ＬＤＭＯＳトランジスタ１０のボディ２４は、この寄生バイポーラトランジスタのベースとして働く。また、ＬＤＭＯＳトランジスタ１０のソース１８と同じ正味ドーパント型を有する下にある領域が、この寄生バイポーラトランジスタのコレクタとして働く。活性ボディ領域４６は、ゲート誘電体２８の下に、かつゲート誘電体２８の近くにある。ポリシリコンゲート２０とボディ２４との間の電圧差によって生成される電界によって誘起される場合、活性ボディ領域４６とゲート誘電体２８との間のインタフェース４８において電導チャネルが形成され得る。
ドレイン２２はドレインコンタクト領域５０とドリフト領域５２とを有する。図示された実施形態では、ドリフト領域５２は第１のドリフト領域５４と第２のドリフト領域５６とを含む。第１のドリフト領域５４はドリフト領域５２のソース端にあり、第２のドリフト領域５６はドリフト領域５２のドレイン端にある。いくつかの実施形態では、第１のドリフト領域５４と第２のドリフト領域５６とは互いに異なる正味ドーパント濃度を有してもよい。例えば、第１のドリフト領域５４は、第２のドリフト領域５６の正味ドーパント濃度より低い正味ドーパント濃度を有してもよい。いくつかの実施形態では、相対的な正味ドーパント濃度が逆にされることが有利な場合がある（すなわち、第１のドリフト領域５４の正味ドーパント濃度は、第２のドリフト領域５６の正味ドーパント濃度より高くてもよい）。
ドレインコンタクト領域５０は、コンタクト３８を介してドレイン相互接続ネット３４への導電接続が行われる比較的高濃度にドープされた領域であってもよい。ドリフト領域５２は、ドレインコンタクト領域５０からボディ２４まで縦方向に延在する。ドリフト領域５２は、ドレインコンタクト領域／ドリフト領域インタフェース６０においてドレインコンタクト領域５０に導電的に接続される。ドリフト領域５２はそれ以外には、ゲート誘電体２８及びフィールド誘電体３０によって相互接続領域１４から絶縁される。ドリフト領域５２は、ドリフト領域／ボディ冶金的接合６２においてボディ２４と縦方向で当接し冶金的接合を形成する。
ＬＤＭＯＳトランジスタ１０は第１のＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲＦａｃｅ Ｆｉｅｌｄ（表面電界減少））領域６４と第２のＲＥＳＵＲＦ領域６６とを含む。第１のＲＥＳＵＲＦ領域６４はボディ２４に導電的に接続される。第２のＲＥＳＵＲＦ領域６６は鉛直電導領域６８を介してドリフト領域５２に導電的に接続される。いくつかの実施形態では、鉛直電導領域６８は、第２のドリフト領域５６及び第２のＲＥＳＵＲＦ領域６６のうちの一方又は両方の正味ドーパント濃度より低い正味ドーパント濃度を有してもよい。例えば、鉛直電導領域６８の正味ドーパント濃度は、エピタキシャル成長工程の間に確立されてもよい。第１のＲＥＳＵＲＦ領域６４は、ボディ２４から鉛直電導領域６８まで縦方向に延在する。第１のＲＥＳＵＲＦ領域６４は、第１のＲＥＳＵＲＦ領域／鉛直電導領域冶金的接合７０において鉛直電導領域６８と縦方向で当接し冶金的接合を形成する。第１のＲＥＳＵＲＦ領域６４はまた、第１のＲＥＳＵＲＦ領域／ドリフト領域冶金的接合７２においてドリフト領域５２との冶金的接合を形成する。
第２のＲＥＳＵＲＦ領域６６は、鉛直電導領域６８から第２のＲＥＳＵＲＦ領域６６の端７４まで縦方向に延在する。図示された実施形態では、環状拡張領域７６は第２のＲＥＳＵＲＦ領域６６と同じ正味ドーパント型の領域である。環状拡張領域は、第２のＲＥＳＵＲＦ領域６６の正味ドーパント濃度より低い正味ドーパント濃度を有する。環状拡張領域は、第２のＲＥＳＵＲＦ領域６６の端７４から、ＬＤＭＯＳトランジスタ１０のソース１８の下を延在する。第２のＲＥＳＵＲＦ領域６６は、第２のＲＥＳＵＲＦ領域／第１のＲＥＳＵＲＦ領域冶金的接合７８において第１のＲＥＳＵＲＦ領域６４との冶金的接合を形成する。環状拡張領域７６も、第１のＲＥＳＵＲＦ領域６４との冶金的接合を形成する。環状拡張領域７６及び第２のＲＥＳＵＲＦ領域６６の両方は、下にある基板８０との冶金的接合を形成する。
ＬＤＭＯＳトランジスタ１０の様々なドーパントプロファイル及び幾何学的構成が、そのようなデバイスの１つ以上の利点に寄与し得る。具体的には、ＬＤＭＯＳトランジスタ１０の降伏電圧が増加されることが可能であり、かつ／又はＬＤＭＯＳトランジスタ１０のオン抵抗が減少されることが可能である。第１のＲＥＳＵＲＦ領域６４は、第１のＲＥＳＵＲＦ領域６４のすぐ上のドリフト領域５２からキャリアを実質的に空乏化するようにバイアスされてもよい。しかし高いドレイン電圧において、ドレインコンタクト領域５０の近くでのドリフト領域５２と第１のＲＥＳＵＲＦ領域６４との間の電圧差は、ドレインコンタクト領域５０とボディコンタクト領域４２との間に印加される電圧差ほど大きい必要はない。第２のＲＥＳＵＲＦ領域６６は、第１のＲＥＳＵＲＦ領域６４内の自由キャリアポピュレーションを制御するために使用され得る。第１のＲＥＳＵＲＦ領域６４内の自由キャリアポピュレーションを制御することによって、ドリフト領域５２内の電圧プロファイルが縦方向で制御され得る。
１）第１のＲＥＳＵＲＦ領域６４はドレインコンタクト領域５０の真下の位置まで縦方向に延在しない、及びｉｉ）第２のＲＥＳＵＲＦ領域６６はソース１８の真下の位置まで縦方向に延在しない、という２つの幾何学的関係により、ＬＤＭＯＳトランジスタ１０内での高電圧の許容が促進される。これらの２つの幾何学的関係の故に、ドレインコンタクト領域５０と第１のＲＥＳＵＲＦ領域６４との間の分離距離は、これらの同じ領域の間の鉛直分離距離より小さく、ソース１８と第２のＲＥＳＵＲＦ領域６６との間の分離距離は、これらの同じ領域の間の鉛直分離距離より大きい。
上記は、これらの対角距離のそれぞれの鉛直成分より対角距離が大きいという旨の説明にすぎない。第１及び第２のＲＥＳＵＲＦ領域６４、６６が、それぞれドレインコンタクト領域５０及びソース１８の下の位置まで延在する場合、これらの分離距離は鉛直分離距離まで減少する。従って、これらの分離された領域の間の電圧差は、対応する電界強度を低下させるように分布され得る。従って、第１及び第２のＲＥＳＵＲＦ領域６４、６６は、ドリフト領域５２内の自由キャリアポピュレーションの制御を可能にする縦方向範囲を有し、しかし降伏電圧に関して妥協する範囲は有さない。
図２は、低濃度にドープされた環状ＲＥＳＵＲＦ周囲を有する例示的なＬＤＭＯＳトランジスタの平面図である。図１の断面図が取られる線は、図２における破線８２として識別される。図２では、ＬＤＭＯＳトランジスタ１０の形成において使用される層のサブセットが示されている。レイアウト特徴について、ＬＤＭＯＳトランジスタ１０の中心線８４から外縁まで大まかに説明する。ドレインコンタクト領域５０は、ＬＤＭＯＳ１０の中心位置において形成される。ドレインコンタクト領域５０は、（図１に示す）相互接続ネット３４と第２のドリフト領域５６との間の導電接続を提供する。ドレインコンタクト領域はまた、相互接続ネット３４と第２のＲＥＳＵＲＦ領域６６との間の導電接続も提供する。第２のＲＥＳＵＲＦ領域６６は、図２に示されているよりはるかに大きく縦方向に成長するために、大きなサーマルバジェットを経験し得る。第２のＲＥＳＵＲＦ領域６６の外側は、図１において環状拡張領域７６として識別される環状ＲＥＳＵＲＦ周囲である。
フィールド誘電体３０がドレインコンタクト領域５０を囲むようにするためのフィールド酸化工程の間、ドレインコンタクト領域５０はマスキングされてもよい。フィールド誘電体３０は、ドレインコンタクト領域５０から、第２のドリフト領域５６を超えて、ポリシリコンゲート２０の下まで延在する環状リングを形成する。ポリシリコンゲート２０はドレインコンタクト領域５０を取り囲む環状特徴である。ポリシリコンゲート２０は、フィールド誘電体３０の上から、ポリシリコンゲート２０の端４０まで延在する。ポリシリコンゲートの端４０は、（図１に示す）ソース１８及び活性ボディ領域４６の両方の注入をマスキングするために使用されてもよい。ソース１８は、ポリシリコンゲート２０を取り囲み、ポリシリコン２０の端４０に当接する環状特徴である。活性ボディ領域４６も、ポリシリコンゲート２０を取り囲む環状特徴である。ソース１８及び活性ボディ４６の両方は次に、ポリシリコンゲート２０の下で、制御された距離だけ拡散する。
ボディコンタクト領域４２は、ソース１８を取り囲み、ソース１８に当接する環状特徴である。ボディコンタクト領域４２は、活性ボディ領域４６及び第１のＲＥＳＵＲＦ領域６４の両方への導電接続を提供する。第１のＲＥＳＵＲＦ領域６４は、ボディコンタクト領域４２からドレインコンタクト領域５０に向けて延在し、ドレインコンタクト領域５０を取り囲む環状リングを形成する。第１のＲＥＳＵＲＦ領域６４は、単一歯の櫛形構造としてドレインコンタクト領域５０に向けて延在する。第１のＲＥＳＵＲＦ領域は、相補的な２本歯の櫛形構造を形成する第２のドリフト領域５６と第２のＲＥＳＵＲＦ領域６６との間に鉛直方向で挟まれる。３本の歯（すなわち、第２のドリフト領域５６、第１のＲＥＳＵＲＦ領域６４、及び第２のＲＥＳＵＲＦ領域６６）は交互の方向に向けられる。第１のＲＥＳＵＲＦ領域６４によって形成される単一歯はドレインコンタクト領域５０に向けて突出し、第２のドリフト領域５６と第２のＲＥＳＵＲＦ領域６６とによって形成される２本歯はドレインコンタクト領域５０から離れる方に突出する。
図３は、正味ドーパント濃度を示す例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの断面図である。図３では、ＬＤＭＯＳトランジスタ１０は４つの相互排他的な隣接するドーパント領域１００、１０２、１０４、１０６を有する。図示された断面において、第１のドーパント領域１００は、基板８０のほとんどを含むｐ型領域である。第２のドーパント領域１０２は、ドレインコンタクト領域５０と、ドリフト領域５２と、鉛直電導領域６８と、第２のＲＥＳＵＲＦ領域６６と、環状拡張領域７６とを含むｎ型領域である。第３のドーパント領域１０４は、ボディコンタクト領域４２と、ボディシンカー領域４４と、活性ボディ領域４６とを含むｐ型領域である。第４のドーパント領域１０６は、ソース１８を含むｎ型領域である。従ってＬＤＭＯＳトランジスタ１０は、図示されたドーパント型によって示されるように、ＮＭＯＳ型デバイスである。４つの破線Ｘ１、Ｘ２、Ｘ３、Ｙ１は、それに沿った断面ドーパント濃度プロファイルが図４Ａ〜図４Ｄにおいて示される方向を示す。図３は、ドリフト領域５２と第１のＲＥＳＵＲＦ領域６４と第２のＲＥＳＵＲＦ領域６６との互いに噛み合うフィンガを示す。
図４Ａ〜図４Ｄは、例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの様々な次元に沿ったドーパントプロファイルを示すグラフである。図４Ａにおいて、グラフ１２０は、図３の破線Ｘ１に沿ったドーパント濃度を示す。破線Ｘ１は、第２のＲＥＳＵＲＦ領域６６及び環状拡張領域７６を通る水平断面に対応する。グラフ１２０は、破線Ｘ１に沿った深さ次元に対応する水平軸１２２を含む。グラフ１２０は、ドーパント原子の濃度に対応する鉛直軸１２４を含む。グラフ１２０は４つのドーパントプロファイル１２６、１２８、１３０、１３２を含む。
ドーパントプロファイル１２６はアンチモン（Ｓｂ）の濃度を示す。ドーパントプロファイル１２８はリン（Ｐ）の濃度を示す。第２のＲＥＳＵＲＦ領域６６は、アンチモン及びリンのドーパント種によって形成される。ドーパントプロファイル１３０はヒ素（Ａｓ）の濃度を示し、これは環状拡張領域７６に対応する。環状拡張領域７６は、エピタキシャル層の正味ドーパント濃度を有してもよい。ドーパントプロファイル１３２は正味活性ドーパント濃度を示す。第２のＲＥＳＵＲＦ領域６６の端７４は、様々な手法で規定されてもよい。端７４は、正味ドーパント濃度が、例えばエピタキシャル領域の正味ドーパント濃度の約２倍、３倍、５倍、又は約１０倍に等しい位置であってもよい。
図４Ｂにおいて、グラフ１４０は、図３の破線Ｘ２に沿ったドーパント濃度を示す。破線Ｘ２は、第２のＲＥＳＵＲＦ領域６６及び環状拡張領域７６を、破線Ｘ１とは異なる鉛直位置において通る水平断面に対応する。グラフ１４０は、破線Ｘ２に沿った深さ次元に対応する水平軸１４２を含む。グラフ１４０は、ドーパント原子の濃度に対応する鉛直軸１４４を含む。グラフ１４０は４つのドーパントプロファイル１４６、１４８、１５０、１５２を含む。
ドーパントプロファイル１４６はアンチモン（Ｓｂ）の濃度を示す。ドーパントプロファイル１４８はリン（Ｐ）の濃度を示す。第２のＲＥＳＵＲＦ領域６６は、アンチモン及びリンのドーパント種によって形成される。ドーパントプロファイル１５０はヒ素（Ａｓ）の濃度を示し、これは環状拡張領域７６に対応する。環状拡張領域７６は、エピタキシャル層の正味ドーパント濃度を有してもよい。ドーパントプロファイル１５２は正味活性ドーパント濃度を示す。いくつかの実施形態では、端７４は、正味ドーパント濃度が、基板８０の正味ドーパント濃度の約２倍、３倍、５倍、又は約１０倍に等しい位置であってもよい。
図４Ｃにおいて、グラフ１６０は、図３の破線Ｘ３に沿ったドーパント濃度を示す。破線Ｘ３は、鉛直電導領域６８から第１のＲＥＳＵＲＦ領域６４までの水平断面に対応する。グラフ１６０は、破線Ｘ３に沿った深さ次元に対応する水平軸１６２を含む。グラフ１６０は、ドーパント原子の濃度に対応する鉛直軸１６４を含む。グラフ１６０は３つのドーパントプロファイル１６６、１６８、１７０を含む。
ドーパントプロファイル１６６はホウ素（Ｂ）の濃度を示し、これは第１のＲＥＳＵＲＦ領域６４に対応する。ドーパントプロファイル１６８はヒ素（Ａｓ）の濃度を示し、これは鉛直電導領域６８に対応する。ドーパントプロファイル１７０は正味活性ドーパント濃度を示す。第１のＲＥＳＵＲＦ領域／鉛直電導領域冶金的接合７０は、正味ドーパント濃度がゼロの位置において規定され、これはおおよそ、ドーパントプロファイル１６６のホウ素濃度がドーパントプロファイル１６８のヒ素濃度と等しい位置である。
図４Ｄにおいて、グラフ１８０は、図３の破線Ｙ１に沿ったドーパント濃度を示す。破線Ｙ１は、ドリフト領域５２から、第１のＲＥＳＵＲＦ領域６４及び第２のＲＥＳＵＲＦ領域６６を通り、基板８０に至るまでの鉛直断面に対応する。グラフ１８０は、破線Ｙ１に沿った深さ次元に対応する水平軸１８２を含む。グラフ１８０は、ドーパント原子の濃度に対応する鉛直軸１８４を含む。グラフ１８０は５つのドーパントプロファイル１８６、１８８、１９０、１９２、１９４を含む。
ドーパントプロファイル１８６はホウ素（Ｂ）の濃度を示し、これは第１のＲＥＳＵＲＦ領域６４及び基板８０に対応する。ドーパントプロファイル１８８はヒ素（Ａｓ）の濃度を示し、これはエピタキシャル層に対応する。ドーパントプロファイル１９０はリン（Ｐ）の濃度を示し、これは第２のドリフト領域５６及び第２のＲＥＳＵＲＦ領域６６に対応する。ドーパントプロファイル１９２はアンチモン（Ｓｂ）の濃度を示し、これは第２のＲＥＳＵＲＦ領域６６に対応する。ドーパントプロファイル１９４は正味活性ドーパント濃度を示す。３つの冶金的接合７２、７８、８３をこの鉛直断面内で見ることができる。
第１のＲＥＳＵＲＦ領域／ドリフト領域冶金的接合７２はおおよそ、第２のドリフト領域５６のリン濃度が第１のＲＥＳＵＲＦ領域６４のホウ素濃度と等しい位置である。第２のＲＥＳＵＲＦ領域／第１のＲＥＳＵＲＦ領域冶金的接合７８はおおよそ、第１のＲＥＳＵＲＦ領域６４のホウ素濃度が第２のＲＥＳＵＲＦ領域６６のアンチモン濃度及びリン濃度の合計と等しい位置である。基板／第２のＲＥＳＵＲＦ領域冶金的接合８３はおおよそ、第２のＲＥＳＵＲＦ領域６６のアンチモン濃度及びリン濃度の合計が基板８０のホウ素濃度と等しい位置である。
図５は、所定のバイアス条件下での電圧分布を示す例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの断面図である。図５では、ＬＤＭＯＳトランジスタ１０の断面は、一定電圧の線２００、２０２、２０４、２０６、２０８、２１０で注記されている。１３８ボルトのバイアスがドレイン２２に印加され、０ボルトがソース１８、ゲート２０、及びボディ２４に印加される。冶金的接合７２、７８、８３は、上記の図３において識別された第１、第２、第３、及び第４のドーパント領域１００、１０２、１０４、１０６のそれぞれを分離する接合を識別する参照線としてハイライトされている。
このバイアス条件下で、一定電圧の線２００、２０２、２０４、２０６、２０８、２１０、２１２、２１４、２１６、２１８は、活性ボディ領域４２とドレインコンタクト領域５０との間で、実質的に均一に縦方向で分布される。一定電圧線２００、２０２、２０４、２０６、２０８、及び２１０は、それぞれ０、２７．６、５５．２、８２．８、１１０．４、及び１３８．０ボルトの電圧に対応する。そのような均一な電圧分布は、電圧バイアスに対応する最大電界を最小にすることができる。
図６は、所定のバイアス条件下での衝撃イオン化レベルを示す例示的なダブルＲＥＳＵＲＦ ＬＤＭＯＳトランジスタの断面図である。図６では、ＬＤＭＯＳトランジスタ１０の断面は、衝撃イオン化領域で注記されている。衝撃イオン化レベルが高い衝撃イオン化領域は、図５において隣接する一定電圧線が互いに近い領域に大まかに対応する。
様々な方法が、低濃度にドープされた環状ＲＥＳＵＲＦ周囲を有するＬＤＭＯＳデバイスの様々な実施形態を製造するために使用されてもよい。例示的ｎ型ＬＤＭＯＳ実施形態では、エピタキシャル層が基板上に成長される。基板はｐ型の正味ドーパント濃度を有してもよい。エピタキシャル層はｎ型の正味ドーパント濃度を有してもよい。エピタキシャル層が成長される前に、下部ＲＥＳＵＲＦ領域がｐ型基板内に注入されてもよい。下部ＲＥＳＵＲＦ領域はｎ型の正味ドーパント濃度を有してもよい。エピタキシャル層が成長された後で、上部ＲＥＳＵＲＦ領域がｎ型エピタキシャル層内に注入されてもよい。上部ＲＥＳＵＲＦ領域はｐ型の正味ドーパント濃度を有してもよい。ドリフト領域がエピタキシャル層内に注入されてもよい。ドリフト領域はｎ型の正味ドーパント濃度を有してもよい。
ドリフト領域は上部ＲＥＳＵＲＦ領域より浅くてもよい。上部ＲＥＳＵＲＦ領域の上で隣接するドリフト領域は、上部ＲＥＳＵＲＦ領域と冶金的接合を形成してもよい。上部ＲＥＳＵＲＦ領域の注入は、ドリフト領域が最終的に形成される位置の下に上部ＲＥＳＵＲＦ領域を並置するように、高エネルギーインプラントを使用して行われてもよい。いくつかの実施形態では、５００，０００ボルトより大きな注入エネルギーが上部ＲＥＳＵＲＦ領域のために使用されてもよい。いくつかの実施形態では、１，０００，０００ボルトより大きな注入エネルギーが上部ＲＥＳＵＲＦ領域のために使用されてもよい。
本発明について例示的実施形態（１つ又は複数）を参照して説明したが、本発明の範囲から逸脱することなく様々な変更が行われてもよく、それらの要素が均等物に置き換えられてもよいということが当業者によって理解されるであろう。加えて、本発明の本質的な範囲から逸脱することなく特定の状況又は材料を本発明の教示に適合させるために多くの修正が行われてもよい。従って、本発明は開示された特定の実施形態（１つ又は複数）に限定されるものではなく、添付の特許請求の範囲内に入る全ての実施形態を含むものであることが意図される。

Claims (22)

  1. 活性領域上に相互接続領域を有する半導体ダイを備える横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）トランジスタであって、
    前記相互接続領域は、
    前記ＬＤＭＯＳトランジスタのゲートであって、誘電体によって前記活性領域から絶縁された、ゲート
    を備え、
    前記活性領域は、
    前記ゲートの端に縦方向で位置合わせされた前記ＬＤＭＯＳトランジスタのソースと、
    前記ＬＤＭＯＳトランジスタのドレインであって、
    ドレインコンタクト領域と、
    前記誘電体によって前記ゲートから鉛直方向で絶縁されたドリフト領域と
    を備える、ドレインと、
    前記ＬＤＭＯＳトランジスタのボディであって、
    ボディコンタクト領域と、
    前記ソースと前記ドリフト領域との間に縦方向で並置されたチャネル領域であって、前記誘電体によって前記ゲートから鉛直方向で絶縁された、チャネル領域と
    を備える、ボディと、
    実質的に前記ドリフト領域に平行でありかつ前記ドリフト領域から鉛直方向で分離された、下部ＲＥＳＵＲＦ領域と、
    上の前記ドリフト領域と下の前記下部ＲＥＳＵＲＦ領域との両方に隣接しかつそれらの間に鉛直方向で噛み合った、上部ＲＥＳＵＲＦ領域と
    を備え、
    前記ドレインコンタクト領域と前記ボディコンタクト領域との間の第１の縦方向距離は、前記ドレインコンタクト領域と前記下部ＲＥＳＵＲＦ領域の端との間の第２の縦方向距離より大きい、
    ＬＤＭＯＳトランジスタ。
  2. 前記活性領域は、基板上に成長されるエピタキシャル層を備える、請求項１に記載のＬＤＭＯＳトランジスタ。
  3. 前記下部ＲＥＳＵＲＦ領域の前記端は、前記下部ＲＥＳＵＲＦ領域の正味ドーパント濃度が所定の閾値にある縦方向位置として規定される、請求項１又は請求項２に記載のＬＤＭＯＳトランジスタ。
  4. 前記所定の閾値は、エピタキシャル層の正味ドーパント濃度の１０倍として規定される、請求項３に記載のＬＤＭＯＳトランジスタ。
  5. 前記所定の閾値は、基板の正味ドーパント濃度の１０倍として規定される、請求項３に記載のＬＤＭＯＳトランジスタ。
  6. 前記上部ＲＥＳＵＲＦ領域は、前記ボディに導電的に結合される、請求項１〜請求項５の何れか１項に記載のＬＤＭＯＳトランジスタ。
  7. 前記下部ＲＥＳＵＲＦ領域は、鉛直電導経路を介して前記ドレインに導電的に結合される、請求項１〜請求項６の何れか１項に記載のＬＤＭＯＳトランジスタ。
  8. 前記鉛直電導経路は、前記下部ＲＥＳＵＲＦ領域の正味ドーパント濃度及び前記ドリフト領域の前記正味ドーパント濃度の両方より低い正味ドーパント濃度を有する、請求項７に記載のＬＤＭＯＳトランジスタ。
  9. 基板は第１の導電率型を有し、前記エピタキシャル層は第２の導電率型を有する、請求項２に記載のＬＤＭＯＳトランジスタ。
  10. 前記ボディは第１の導電率型を有し、前記ソース及び前記ドレインは両方とも第２の導電率型を有する、請求項１〜請求項９の何れか１項に記載のＬＤＭＯＳトランジスタ。
  11. 前記下部ＲＥＳＵＲＦ領域の前記端から、かつ前記ボディコンタクト領域の下を延在する拡張領域を更に備え、前記拡張領域は、前記下部ＲＥＳＵＲＦ領域の導電率型と同じ導電率型を有し、前記拡張領域は、前記下部ＲＥＳＵＲＦ領域の正味ドーパント濃度より低い正味ドーパント濃度を有する、請求項１〜請求項１０の何れか１項に記載のＬＤＭＯＳトランジスタ。
  12. 前記拡張領域は、エピタキシャル層の正味ドーパント濃度と実質的に等しい正味ドーパント濃度を有する、請求項１１に記載のＬＤＭＯＳトランジスタ。
  13. 請求項１に記載のＬＤＭＯＳトランジスタを製造する方法であって、前記方法は、
    第１の型のドーパント種の基板を備え、
    第２の型のドーパント種を使用して前記基板内に前記下部ＲＥＳＵＲＦ領域を注入し、
    前記第２の型のドーパント種のエピタキシャル層を成長させ、
    前記第１の型のドーパント種を使用して前記エピタキシャル層内に前記上部ＲＥＳＵＲＦ領域を注入すること、
    を含む方法。
  14. 前記上部ＲＥＳＵＲＦ領域を注入することは、５００，０００ボルトより大きな注入エネルギーを使用する、請求項１３に記載の方法。
  15. 前記上部ＲＥＳＵＲＦ領域を注入することは、１，０００，０００ボルトより大きな注入エネルギーを使用する、請求項１３に記載の方法。
  16. 上から下への順序での、
    ｉ）導電ゲート、
    ｉｉ）誘電体、
    ｉｉｉ）ドレインのドリフト領域、
    ｉｖ）横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）トランジスタのソース端において前記ＬＤＭＯＳトランジスタのボディに導電的に接続される、第１のＲＥＳＵＲＦ領域、及び
    ｖ）鉛直電導領域を介して前記ＬＤＭＯＳトランジスタのドレイン端においてドレインに鉛直方向で導電的に接続される、第２のＲＥＳＵＲＦ領域、
    という層の鉛直方向の並びを備えるＬＤＭＯＳトランジスタであって、
    前記第１のＲＥＳＵＲＦ領域はドレインコンタクト領域を囲む環形として形成され、
    前記ドリフト領域及び前記第２のＲＥＳＵＲＦ領域は両方とも、前記ドレインコンタクト領域から外側に延在する閉形の形状（ｃｌｏｓｅｄ ｆｏｒｍ ｇｅｏｍｅｔｒｉｅｓ）であり、それぞれが前記第１のＲＥＳＵＲＦ領域の内側環状部分と環状の冶金的接合を形成する、
    ＬＤＭＯＳトランジスタ。
  17. 前記ボディは、前記ボディと前記第２のＲＥＳＵＲＦ領域との間に環状のギャップを形成しながら、前記第２のＲＥＳＵＲＦ領域を取り囲む環形を形成する、請求項１６に記載のＬＤＭＯＳトランジスタ。
  18. 前記ボディはボディコンタクト領域と活性ボディ領域とを有し、前記ボディコンタクト領域は、前記活性ボディ領域の正味ドーパント濃度より大きな正味ドーパント濃度を有し、ボディコンタクト領域とドレインコンタクトとの間の第１の縦方向距離は、前記第２のＲＥＳＵＲＦ領域のソース端と前記ドレインコンタクト領域との間の第２の縦方向距離より大きい、請求項１６に記載のＬＤＭＯＳトランジスタ。
  19. 前記ボディはボディコンタクト領域と活性ボディ領域とを有し、前記ボディコンタクト領域は、前記活性ボディ領域の正味ドーパント濃度より大きな正味ドーパント濃度を有し、前記ボディコンタクト領域と前記第２のＲＥＳＵＲＦ領域のソース端との間の距離は、前記ボディコンタクト領域と前記第２のＲＥＳＵＲＦ領域との間の鉛直方向距離より大きい、請求項１６に記載のＬＤＭＯＳトランジスタ。
  20. ＬＤＭＯＳトランジスタを製造する方法であって、前記方法は、
    第１の型のドーパント種の基板を備え、
    第２の型のドーパント種を使用して前記基板内に下部ＲＥＳＵＲＦ層を注入し、
    前記第２の型のドーパント種のエピタキシャル層を成長させ、
    前記第１の型のドーパント種を使用して前記エピタキシャル層内に上部ＲＥＳＵＲＦ層を注入し、
    前記第２の型のドーパント種を使用して前記エピタキシャル層内にドリフト領域を注入し、
    前記第２の型のドーパント種を使用して前記エピタキシャル層内にソースコンタクト領域及びドレインコンタクト領域を注入し、
    前記第１の型のドーパント種を使用して前記エピタキシャル層内にボディ領域を注入すること、
    を含み、前記下部ＲＥＳＵＲＦ層は、前記エピタキシャル層の鉛直電導領域を介して、前記ドリフト領域と無接合電気連通状態にあり、前記鉛直電導領域は、前記上部ＲＥＳＵＲＦ層と共に注入されないようにマスキングされ、それにより前記第２の型の正味ドーパント濃度を維持する、
    方法。
  21. 前記上部ＲＥＳＵＲＦ層を注入することは、５００，０００ボルトより大きな注入エネルギーを使用する、請求項２０に記載の方法。
  22. 前記上部ＲＥＳＵＲＦ層を注入することは、１，０００，０００ボルトより大きな注入エネルギーを使用する、請求項２０に記載の方法。
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