TW201601291A - 利用深擴散區在單片功率積體電路中製備jfet和ldmos電晶體 - Google Patents

利用深擴散區在單片功率積體電路中製備jfet和ldmos電晶體 Download PDF

Info

Publication number
TW201601291A
TW201601291A TW104120718A TW104120718A TW201601291A TW 201601291 A TW201601291 A TW 201601291A TW 104120718 A TW104120718 A TW 104120718A TW 104120718 A TW104120718 A TW 104120718A TW 201601291 A TW201601291 A TW 201601291A
Authority
TW
Taiwan
Prior art keywords
region
deep diffusion
deep
body region
diffusion region
Prior art date
Application number
TW104120718A
Other languages
English (en)
Other versions
TWI575718B (zh
Inventor
瑪力卡勒強斯瓦密 雪克
Original Assignee
萬國半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 萬國半導體股份有限公司 filed Critical 萬國半導體股份有限公司
Publication of TW201601291A publication Critical patent/TW201601291A/zh
Application granted granted Critical
Publication of TWI575718B publication Critical patent/TWI575718B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明係揭露一種功率積體電路，其包括接面場效電晶體（JFET）組件，形成在第一部分半導體層中，利用第一本體區製成閘極區，橫向擴散金屬氧化物半導體（LDMOS）電晶體，形成在第二部分半導體層中，通道形成在第二本體區中。功率積體電路包括第一深擴散區，形成在第一本體區下方，並且與第一本體區電接觸，第一深擴散區與第一本體區共同建立JFET組件的夾斷電壓；以及第二深擴散區，形成在第二本體區下方，並且與第二本體區電接觸，第二深擴散區構成LDMOS電晶體中的降低表面電場（RESURF）結構。

Description

利用深擴散區在單片功率積體電路中製備JFET和LDMOS電晶體
本發明關於一種功率積體電路，具體來說，是關於一種利用深擴散區在單片功率積體電路中製備JFET和LDMOS電晶體。
高壓應用的單片功率積體電路（Power Integrated Circuit, PIC）有時集合在一個接面場效電晶體（Junction Field Effect Transistor, JFET）和一個橫向擴散金屬氧化物半導體（Laterally Diffused Metal Oxide Semiconductor, LDMOS）電晶體上。例如，在功率積體電路中引入JFET組件，用作啟動電路中的常開通組件。JFET組件的汲極端連接到電源源極端（例如12V），閘極端接地，源極端連接到負載的電壓源節點。當電源升高時，JFET在汲極端和源極端之間的通道中傳導的電流，為負載的特定電路提供電源。當負載的電源節點（源極端）達到負載所需的電源電壓（例如5V）時，JFET通道被夾斷，JFET組件斷開。JFET組件因其良好的夾斷性能，能夠確保下游電路到JFET的源極端不受電源高電壓的影響，因此常用於常開通組件應用。
同時，LDMOS電晶體因其高擊穿電壓特性以及與低壓組件的互補式金氧半導體（Complementary Metal-Oxide- Semiconductor, CMOS）技術兼容等特點，常用於高壓應用（20至500伏）。通常來說，LDMOS電晶體包括一個多晶矽閘極、一個形成在P-型本體區中的N+源極區，以及一個N+汲極區。藉由N漂流區，使N+汲極區與多晶矽閘極下方的本體區中的通道分開。眾所周知，增大N漂流區的長度，可以使LDMOS電晶體的擊穿電壓相應地增大。
當JFET組件和LDMOS電晶體製備在同一積體電路上時，要使兩種組件的性能達到最優，同時保持合理的製備技術有效成本有一定難度。圖1表示在一個示例中，在同一個半導體基材上製備的含有JFET和LDMOS電晶體的功率積體電路的剖面圖。當利用相同的製備製程製備JFET 1和LDMOS組件2時，必須使用製備製程中相同的擴散區製備組件。尤其是在LDMOS製備製程中積體JFET的傳統方法，使用LDMOS的P-型本體（P-本體）區4製備閘極區。然而，P-本體注入適用於通道中的門檻值電壓和LDMOS電晶體的額定擊穿電壓。用作JFET組件閘極區的同一個P-本體注入物，可能無法產生夾斷電晶體通道所需的夾斷電壓。例如，當最佳化P-本體注入物適用於LDMOS電晶體門檻值電壓和擊穿電壓時，JFET組件的門檻值電壓可能達到20V或以上，才能夾斷JFET傳導通道，這對於耦合JFET為5V工作電壓的電路供電的情況來說是不願出現的。因此，在一個功率積體電路中同時最佳化JFET組件和LDMOS電晶體，是十分困難的。
本發明的目的是提供一種功率積體電路，其能同時最佳化JFET組件和LDMOS電晶體，使兩種組件的性能達到最優，同時保持合理的製備製程及有效成本。
為達到上述目的，本發明提供了一種功率積體電路，包括：
第一導電類型輕摻雜的一半導體層；
一接面場效電晶體（JFET）組件，形成在第一部分半導體層中以及第二導電類型的第一深井中，JFET組件包括利用第一導電類型的第一本體區製成的閘極區、形成在閘極區對面的第二導電類型的源極和汲極區、形成在閘極區以外的源極區和汲極區之間的第一深井區域中的JFET組件的通道；
一橫向擴散金屬氧化物半導體（LDMOS）電晶體，形成在第二部分半導體層中和第二導電類型的第二深井中，LDMOS電晶體包括形成在第二深井中的第一導電類型的第二本體區、閘極電極、源極區、以及與汲極區電接觸的汲極漂流區（a drain drift），LDMOS電晶體的通道形成在源極區和汲極漂流區之間的第二本體區中，其中第二本體區用於最佳化LDMOS電晶體的門檻值電壓和擊穿電壓，第一本體區和第二本體區具有相同的摻雜濃度和深度；
一第一深擴散區，形成在第一本體區下方的第一深井中，並且與第一本體區電接觸，第一深擴散區與第一本體區共同建立JFET組件的夾斷電壓；以及
一第二深擴散區，形成在第二本體區下方的第二深井中，並且與第二本體區電接觸，第二深擴散區構成LDMOS電晶體中的降低表面電場（RESURF）結構。
上述的功率積體電路，其中，LDMOS電晶體更包括：
所形成的閘極電極部分重疊本體區，並藉由閘極電介質層，與半導體本體絕緣；
第二導電類型的源極區，形成在閘極電極第一邊上的第二本體區中；以及
第一導電類型的汲極漂流區，形成在第二深井中；以及
形成在汲極漂流區中的一汲極區，汲極區包括第二導電類型的第一井。
上述的功率積體電路，其中，半導體層包括：
第一導電類型的一半導體基材；以及
第一導電類型的一外延層，其形成在半導體基材上。
上述的功率積體電路，其中，利用含有相同摻雜劑量和相同注入能量的相同製備技術，製備第一本體區和第二本體區，選擇合適的注入劑量和注入能量，以最佳化LDMOS電晶體的門檻值電壓和擊穿電壓。
上述的功率積體電路，其中，利用相同的製備製程以及相同的摻雜濃度和深度，製備第一深擴散區和第二深擴散區，第一深擴散區和第二深擴散區的摻雜濃度大於第一本體區和第二本體區。
上述的功率積體電路，其中，第一深擴散區和第二深擴散區具有分級的摻雜結構，摻雜濃度從各自本體區附近的第一深擴散區或第二深擴散區的第一邊，降至遠離各自本體區的第二邊。
上述的功率積體電路，其中，第一深擴散區的寬度與第一本體區一致，或延伸到第一本體區以外，在第一本體區兩邊上。
上述的功率積體電路，其中，第一深擴散區與汲極區之間的距離為第一距離，與源極區之間的距離為第二距離，第一距離大於第二距離。
上述的功率積體電路，其中，第二深擴散區的寬度與第二本體區一致，或者朝向汲極漂流區，延伸到第二本體區以外，或者在汲極漂流區下方延伸。
上述的功率積體電路，其中，第一導電類型為P-型，第二導電類型為N-型。
上述的功率積體電路，其中，功率積體電路更包括：
第一導電類型的一第一掩埋層，形成在外延層和半導體基材之間的第一部分半導體層中；以及
第二導電類型的一第二掩埋層，形成在外延層和半導體基材之間的第二部分半導體層中。
本發明更提供了一種製備功率積體電路之方法，包括下列步驟：
製備第一導電類型的一半導體層，並且輕摻雜；
製備第二導電類型的一第一深井，在第一部分半導體層中；
製備第二導電類型的一第二深井，在第二部分半導體層中；
在第一深井中，製備第一導電類型的第一本體區，第一本體區為接面場效電晶體（JFET）組件的閘極區；
在第二深井中，製備第一導電類型的第二本體區，第二本體區構成一橫向擴散金屬氧化物半導體（LDMOS）電晶體的通道，其中第二本體區用於最佳化LDMOS電晶體的門檻值電壓和擊穿電壓，第一本體區和第二本體區具有相同的摻雜濃度和深度；
在第一本體區下方的第一深井中，製備第一深擴散區，並且與第一本體區電接觸，第一深擴散區與第一本體區共同建立JFET組件的夾斷電壓；以及
在第二本體區下方的第二深井中，製備第二深擴散區，並且與第二本體區電接觸，第二深擴散區構成LDMOS電晶體中的降低表面電場（RESURF）結構。
上述的方法，更包括下列步驟：
在第一部分半導體層中的閘極區對面，製備第二導電類型的源極和汲極區，JFET組件的通道形成在閘極區以外的源極區和汲極區之間的第一深井區域中。
上述的方法，更包括下列步驟：
製備閘極電極、源極區、汲極漂流區以及在第二部分半導體層中的汲極區，LDMOS電晶體的通道形成在源極區和汲極漂流區之間的第二本體區中，汲極區包括第二導電類型的一第一井。
上述的方法，其中，製備第一本體區和製備第二本體區，包括：
利用含有相同注入劑量和相同注入能量的相同製備技術，製備第一本體區和第二本體區，選擇合適的注入劑量和注入能量，最佳化LDMOS電晶體的門檻值電壓和擊穿電壓。
上述的方法，其中，製備第一深擴散區和製備第二深擴散區，包括：
利用相同的製備製程以及相同的摻雜濃度和深度，製備第一深擴散區和第二深擴散區，第一深擴散區和第二深擴散區的摻雜濃度大於第一本體區和第二本體區。
上述的方法，其中，製備第一深擴散區和製備第二深擴散區，包括：
製備第一深擴散區和第二深擴散區的分級式摻雜結構，摻雜濃度從各自本體區附近的第一邊降至遠離各自本體區的第二邊。
上述的方法，其中，製備含有分級式摻雜結構的第一深擴散區和第二深擴散區，包括：
藉由第一遮罩，利用第一注入劑量和第一注入能量，進行第一導電類型摻雜物的第一離子注入，限定第一深擴散區和第二深擴散區；以及
藉由第一遮罩，利用第二注入劑量和第二注入能量，進行第一導電類型摻雜物的第二離子注入，第二注入能量大於第一注入能量。
上述的方法，其中，製備第一深擴散區，包括：
製備第一深擴散區，其寬度與第一本體區一致，或者延伸到第一本體區以外，在第一本體區的兩邊上。
上述的方法，其中，製備第一深擴散區，包括：
製備第一深擴散區，它與汲極區之間的距離為第一距離，與源極區之間的距離為第二距離，第一距離大於第二距離。
上述的方法，其中，製備第二深擴散區，包括：
製備第二深擴散區，其寬度與第二本體區一致，或者朝向汲極漂流區，延伸到第二本體區以外，或在汲極漂流區下方延伸。
上述的方法，其中，第一導電類型為P-型，第二導電類型為N-型。
本發明提供的功率積體電路，最佳化了LDMOS本體區，使其達到所需的LDMOS電晶體的門檻值電壓和擊穿特性。同時，利用深擴散區最佳化JFET組件的夾斷電壓，降低導通電阻（Rds-A），改善LDMOS電晶體組件的可靠性。藉由這種方式，利用單獨的深擴散製程，可同時最佳化JFET組件和LDMOS電晶體組件。
本發明可以以各種方式實現，包括作為一個製程；一種裝置；一個系統；或一種物質合成物。在本發明之說明書中，這些實現方式或本發明可能採用的任意一種其他方式，都可以稱為技術。一般來說，可以在本發明的範圍內變換所述製程步驟的順序。
本發明的一個或多個實施例的詳細說明以及圖式解釋了本發明的原理。雖然，本發明與這些實施例一起提出，但是本發明的範圍並不侷限於任何實施例。本發明的範圍僅由申請專利範圍限定，本發明包含多種可選方案、修正以及等效方案。在以下說明中，所提出的各種具體細節用於全面理解本發明。這些細節用於解釋說明，無需這些詳細細節中的部分細節或全部細節，依據申請專利範圍，就可以實現本發明。為了條理清晰，本發明相關技術領域中眾所周知的技術材料並沒有詳細說明，以免對本發明產生不必要的混淆。
在本發明的實施例中，在單片功率積體電路中製備JFET和LDMOS電晶體組件的方法，使用LDMOS本體區製備JFET閘極區，並且還使用本體區下方的深擴散區，最佳化JFET和LDMOS組件的電性能。深擴散區的摻雜物導電類型與本體區相同，並且摻雜濃度更高。在一些實施例中，可以利用一個單獨的遮罩注入製程，製備深擴散區。因此，最佳化LDMOS本體區，達到所需的LDMOS電晶體的門檻值電壓和擊穿特性。同時，利用深擴散區最佳化JFET組件的夾斷電壓，降低導通電阻（Rds-A），改善LDMOS電晶體組件的可靠性。藉由這種方式，利用單獨的深擴散製程，可同時最佳化JFET組件和LDMOS電晶體組件。
在本發明中，接面場效電晶體（JFET）是指電荷穿過源極端和汲極端之間的半導體通道的半導體組件。通道具有第一導電類型，而閘極區形成在導電類型相反的第二導電類型的通道中。JFET可以用作N-通道組件，利用N-型導電類型製備通道，或者用作P-通道組件，利用P-導電類型製備通道。JFET組件的運行基於反向偏置形成在閘極區和通道之間的pn接面，以便調製閘極-通道結處的耗盡區寬度。反向偏置閘極-通道pn接面，可以控制耗盡區的寬度，進而控制剩餘通道的寬度，使電流從汲極流向源極。汲極和源極之間電流的大小，還取決於源極和汲極端之間的電場或所加電壓，同時閘極區偏置到固定電勢。尤其是，在閘極區加載一個相對於源極區的反向偏壓，導電通道被耗盡區夾住，從而擋住或完全切斷電流。要斷開N-通道JFET組件，可使用負閘源電壓（VGS），相反要斷開P-通道JFET組件，可使用正閘源電壓（VGS）。
在本發明的實施例中，JFET組件作為N-通道開關組件，稱為N-型JFET或N-JFET。N-JFET組件包括一個具有N-型導電類型的半導體通道，形成在構成源極端的N+區和構成汲極端的N+區之間。另外，在本發明的實施例中，N-型LDMOS電晶體包括一個多晶矽閘極、一個形成在P-型本體區中的N+源極區以及一個N+汲極區。通道形成在多晶矽閘極下方的P-型本體區中。藉由N漂流區，使N+汲極區與通道分隔開。
圖2表示依據本發明的實施例，含有形成在同一個半導體層上的JFET和LDMOS電晶體的功率積體電路的剖面圖。參見圖2，功率積體電路10包括一個JFET組件11和一個LDMOS電晶體組件12，形成在P-型半導體層20上。在一些實施例中，P-型半導體層20包括一個P-型基材22，P-型外延層24形成在P-型基材22上。P-型掩埋層26和N-型掩埋層28形成在P-型基材22的不同區域上。在以下說明中，具有相同參數的擴散區是指利用相同製備製程製備的相同類型的擴散區，例如相同的注入劑量和注入能量，以及相同的熱退火製程。相同類型的各個擴散區由遮罩限定，並且利用相同的製備製程，製備在半導體層上。此外，在本說明中，「擴散區」是指形成在半導體層中的摻雜區，摻雜區通常由指定導電類型的摻雜物的離子注入形成，並且對注入的摻雜物退火。
在本實施例中，JFET組件作為N-通道JFET組件，含有一個具有N-型導電類型的半導體通道，形成在構成源極端的N+區和構成汲極端的N+區之間。更確切地說，在本實施例中，JFET組件11形成在P-型掩埋層26上的第一部分P-型半導體層20中。JFET組件11包括一個很深的深N-井區30，構成電晶體的通道區，形成在N-井區32中的N+擴散區36，構成電晶體的源極金屬46和汲極區，帶有P+擴散區38的P-本體區34構成閘極區。電介質層44形成在P-型半導體層20上，在電介質層44中形成開口，從而連接到N+擴散區和P+擴散區。這樣可以形成JFET 11的源極、汲極和閘極端。JFET 11的通道形成在很深的深N-井區30中。
在本實施例中，LDMOS電晶體組件12用作N-型LDMOS電晶體組件。LDMOS電晶體組件12形成在N-型掩埋層28上的第二部分P-型半導體層20中。LDMOS電晶體組件12形成在很深的深N-井區30中。LDMOS電晶體組件12包括一個橫向通道，形成在閘極電極42下方的P-本體區34中，閘極電介質層使橫向通道與閘極電極絕緣。N+擴散區36和P+擴散區38形成在P-本體區34中，分別作為源極區和本體接觸區。汲極區形成在N+擴散區36中，N-漂流區40使N+擴散區36與通道區分隔開。電介質層44形成在P-型半導體層20上，電介質層44中的開口用於連接N+擴散區和P+擴散區。這樣就可以形成LDMOS電晶體組件12的源極、汲極和本體端。
在本實施例中，LDMOS電晶體組件12的N+汲極區形成在N-井區32中。在LDMOS電晶體組件12的汲極區使用N-井，可以降低電晶體的汲極電阻，最佳化擊穿電壓。
在製備功率積體電路10的過程中，選擇P-本體區34的注入劑量和注入能量，使LDMOS電晶體獲得所需的門檻值電壓和擊穿電壓。當使用相同的P-本體區34製備JFET組件的閘極區時，無法最佳化JFET組件。例如，如果P-本體區過窄，可能導致JFET組件具有的夾斷電壓過高。
在本發明的實施例中，深擴散區50的導電類型與LDMOS本體區相同，深擴散區50形成在JFET組件組件11和LDMOS電晶體組件12中，並且位於P-本體區34下方。在一些實施例中，每個深擴散區50都與其所在的P-本體區34電接觸。在其他實施例中，深擴散區50與P-本體區34分隔開，保持浮動，但是藉由一個耗盡區，連接到P-本體區34上，耗盡區形成在深擴散區50和P-本體區34之間的深N-井區30中。深擴散區50和P-本體區34之間的耗盡區，可以由半導體材料的內建電勢形成，或者由偏置的閘源電壓形成。在一些實施例中，利用一個單獨的遮罩高能注入過程，製備深擴散區50。重要的是，使用相同的深擴散區50，最佳化JFET組件11和LDMOS電晶體組件12。確切地說，配置深擴散區50，以最佳化JFET組件11的夾斷電壓，從而獲得所需的夾斷電壓值。另外，相同的深擴散區50在LDMOS電晶體中構成RESURF（降低表面電場）結構，從而形成一個RESURF LDMOS，提高LDMOS的電阻Rds-A，並且改善組件可靠性。
在本發明的實施例中，深擴散區50的導電類型與LDMOS本體區的本體區導電類型相同。因此，深擴散區50為P-型擴散區。另外，深擴散區50的摻雜濃度大於P-本體區34。在某個實施例中，利用單獨的高能注入製程，製備深擴散區50，並且具有均勻的摻雜結構。在其他實施例中，可以利用兩個或更多的高能注入製程，製備深擴散區50，深擴散區50具有分級式摻雜結構。選擇合適的摻雜劑量和能量，以適應JFET組件的夾斷電壓，提高LDMOS電晶體的Rds-A。
在本實施例中，利用兩次高能注入製程形成深擴散區50，並且形成一個分級式摻雜結構。在一些實施例中，摻雜濃度從半導體層的頂面開始向下逐漸降低。在一個實施例中，第一次注入製程是對P-本體區使用125%的注入劑量和170%的注入能量；第二次注入製程是對P-本體區使用125%的注入劑量和400%的注入能量。退火後，深擴散區50包括一個較重摻雜的頂層，以及一個較輕摻雜但是較深的底層。
在JFET組件11處，深擴散區50構成一個較深的閘極區，從而在深N-井區30中構成一個較窄的通道，使通道區在較低的夾斷電壓下夾斷。按照這種方式，深擴散區50使JFET組件11的夾斷電壓調整至應用所需的電壓水平。例如，當JFET組件11用作功率積體電路中的啟動電路，將電源連接到下游電路時，電源可以是高壓水平（例如12V），下游電路需要較低的電路電壓水平（例如5V）。JFET組件11適用於較低電路電壓水平附近的夾斷電壓，例如4-5V，從而有效利用JFET組件保護下游電路。
在一些實施例中，JFET組件中的深擴散區50的橫向尺寸與P-本體區34一致。在其他實施例中，深擴散區50可以延伸到P-本體區上方。另外，在一些實施例中，深擴散區50位於遠離JFET組件汲極區的地方，如圖2所示。確切地說，深擴散區50位於源極區的N-井區附近，但是離汲極區的N-井區較遠。在一些應用中，JFET組件的汲極連接到高壓電源（例如20V），而源極連接到低電路電壓（例如5V）。因此，增大汲極區和深擴散區50之間的間距，有利於確保較高的擊穿電壓。源極區通常連接到較低電路電壓，可以保持較低的擊穿電壓。因此，深擴散區50和源極區N-井之間的間距，小於深擴散區50和汲極區N-井之間的間距。
在LDMOS電晶體組件12處，深擴散區50構成一個RESURF結構，以擴散LDMOS電晶體的汲極區處的電場。在一些實施例中，深擴散區50提供兩種維度的電場擴散，將高電場推向半導體層中遠離表面的更深處。這樣一來，LDMOS電晶體的可靠性得到提高。更確切地說，來自深擴散區50的電荷耦合導致N-漂流區40的摻雜濃度更大，因此深擴散區50降低了LDMOS電晶體的電阻Rds-A。電場並沒有在組件表面聚焦，從而提高了LDMOS電晶體的可靠性。在一些實施例中，LDMOS電晶體組件的深擴散區50的橫向尺寸與P-本體區34一致。在其他實施例中，深擴散區50延伸到P-本體區上方，更加靠近N-漂流區40，以便更好地擴散電場。
圖3表示依據本發明的實施例，在功率積體電路中的LMOS電晶體的剖面圖。圖3表示LDMOS電晶體的另一個實施例，LDMOS電晶體可以在功率積體電路中與圖2所示的JFET組件積體。圖2和圖3中的類似元件都具有類似的參數，此處不再贅述。參見圖3，LDMOS 62為圓形佈局，N+源極和P-本體區34形成在中心，被閘極電極42和N-漂流區40包圍。在本發明的實施例中，深擴散區50形成在P-本體區34下方，並且延伸到N-漂流區40下方。在N-漂流區40下方的那部分深擴散區50，表示為區域（即深擴散區52）。由於注入是藉由很厚的場氧化層54進行的，因此深擴散區52的深度小於深擴散區50。深擴散區52延長了RESURF結構，進一步改善了LDMOS電晶體的可靠性。
圖3表示形成在N-型掩埋層28上的絕緣LDMOS電晶體。絕緣LDMOS電晶體可用於功率積體電路中的高端電路。在其他實施例中，刪去N-型掩埋層，可以將圖3所示的LDMOS電晶體制成非絕緣LDMOS電晶體。圖4表示刪去N-型掩埋層，用與圖3所示的LDMOS電晶體相同的方式製備的非絕緣LDMOS電晶體。圖4所示的非絕緣LDMOS電晶體72包括深擴散區50，以及延伸到N-漂流區40的那部分（即深擴散區52）。
在一些實施例中，以下製備製程可用於製備圖2所示的功率積體電路。首先，製備p-型基材。然後，製備掩埋層。在有些情況下，可以選擇製備N-型掩埋層，在沒有N-型掩埋層的地方製備P-型掩埋層。隨後生長外延層。製備深N-井區和N-井區。生長場氧化物，限定功率積體電路的主動區。製備P-本體區。在此時，如果可行的話，藉由P-本體區和場氧化層，利用高能注入製程，製備深擴散區。其餘的處理製程包括閘極氧化製備閘極氧化物，製備閘極電極以及製備N+擴散區和P+擴散區。
在本發明的可選實施例中，可以利用多外延層製程代替高能注入，製備深擴散區。因此，將外延層製備至第一厚度，進行注入製程，製備深擴散區。然後，製備外延層的剩餘部分。在這種情況下，深擴散區掩埋在外延層中，其深度比要製備P-本體區的深度還大。在其他實施例中，藉由多外延層和注入製程，在深擴散區形成分級的摻雜結構。
在上述說明中，JFET組件和LDMOS電晶體組件都是N-型組件。本發明所屬領域中具有通常知識者應明確，可以利用導電類型相反的半導體材料和擴散區，製備P-型JFET組件和P-型LDMOS電晶體。
雖然為了表述清楚，以上內容對實施例進行了詳細介紹，但是本發明並不侷限於上述細節。實施本發明還有許多可選方案。文中的實施例僅用於解釋說明，不用於侷限。
1‧‧‧JFET
2‧‧‧LDMOS組件
4‧‧‧P-型本體區
10‧‧‧功率積體電路
11‧‧‧JFET組件
12‧‧‧LDMOS電晶體組件
20‧‧‧P-型半導體層
22‧‧‧P-型基材
24‧‧‧P-型外延層
26‧‧‧P-型掩埋層
28‧‧‧N-型掩埋層
30‧‧‧深N-井區
32‧‧‧N-井區
34‧‧‧P-本體區
36‧‧‧N+擴散區
38‧‧‧P+擴散區
40‧‧‧N-漂流區
42‧‧‧閘極電極
44‧‧‧電介質層
46‧‧‧源極金屬
50‧‧‧深擴散區
52‧‧‧深擴散區
54‧‧‧場氧化層
62‧‧‧LDMOS
72‧‧‧非絕緣LDMOS電晶體
以下的詳細說明及圖式提出了本發明的各個實施例。 圖1表示在一個示例中，在同一個半導體基材上製備含有JFET和LDMOS電晶體的功率積體電路的剖面圖。 圖2表示依據本發明的實施例，在同一個半導體基材上製備含有JFET和LDMOS電晶體的功率積體電路的剖面圖。 圖3表示依據本發明的實施例，在功率積體電路中的LMOS電晶體的剖面圖。 圖4表示省去了在本發明一些實施例中的N-型掩埋層，按照與圖3所示的LDMOS電晶體相同的方式製備的非隔離LDMOS電晶體。
10‧‧‧功率積體電路
11‧‧‧JFET組件
12‧‧‧LDMOS電晶體組件
20‧‧‧P-型半導體層
22‧‧‧P-型基材
24‧‧‧P-型外延層
26‧‧‧P-型掩埋層
28‧‧‧N-型掩埋層
30‧‧‧深N-井區
32‧‧‧N-井區
34‧‧‧P-本體區
36‧‧‧N+擴散區
38‧‧‧P+擴散區
40‧‧‧N-漂流區
42‧‧‧閘極電極
44‧‧‧電介質層
46‧‧‧源極金屬
50‧‧‧深擴散區

Claims (22)

  1. 一種功率積體電路，其包括： 一第一導電類型輕摻雜的一半導體層； 一接面場效電晶體組件，形成在第一部分該半導體層中以及一第二導電類型的一第一深井中，該接面場效電晶體組件包括利用該第一導電類型的一第一本體區製成的一閘極區、形成在該閘極區對面的該第二導電類型的一源極區和一汲極區、形成在該閘極區以外的該源極區和該汲極區之間的該第一深井區域中的該接面場效電晶體組件的通道； 一橫向擴散金屬氧化物半導體電晶體，形成在第二部分該半導體層中和該第二導電類型的一第二深井中，該橫向擴散金屬氧化物半導體電晶體包括形成在該第二深井中的該第一導電類型的一第二本體區、一閘極電極、一源極區、以及與一汲極區電接觸的一漂流區，該橫向擴散金屬氧化物半導體電晶體的通道形成在該源極區和該漂流區之間的該第二本體區中，其中第二本體區用於最佳化該橫向擴散金屬氧化物半導體電晶體的一門檻值電壓和一擊穿電壓，該第一本體區和該第二本體區具有相同的摻雜濃度和深度； 一第一深擴散區，形成在該第一本體區下方的該第一深井中，並且與該第一本體區電接觸，該第一深擴散區與該第一本體區共同建立該接面場效電晶體組件的一夾斷電壓；以及 一第二深擴散區，形成在該第二本體區下方的該第二深井中，並且與該第二本體區電接觸，該第二深擴散區構成該橫向擴散金屬氧化物半導體電晶體中的降低表面電場結構。
  2. 如申請專利範圍第1項所述之功率積體電路，其中該橫向擴散金屬氧化物半導體電晶體更包括： 所形成的該閘極電極部分重疊本體區，並藉由一閘極電介質層，與該半導體本體絕緣； 該第二導電類型的該源極區，形成在該閘極電極第一邊上的該第二本體區中；以及 該第二導電類型的該漂流區，形成在該第二深井中；以及 形成在該漂流區中的一汲極區，該汲極區包括該第二導電類型的一第一井。
  3. 如申請專利範圍第1項所述之功率積體電路，其中該半導體層包括： 該第一導電類型的一半導體基材；以及 該第一導電類型的一外延層，形成在該半導體基材上。
  4. 如申請專利範圍第1項所述之功率積體電路，其中利用含有相同摻雜劑量和相同注入能量的相同製備製程，製備該第一本體區和該第二本體區，選擇合適的注入劑量和注入能量，以最佳化該橫向擴散金屬氧化物半導體電晶體的該門檻值電壓和該擊穿電壓。
  5. 如申請專利範圍第1項所述之功率積體電路，其中利用相同的製備製程以及相同的摻雜濃度和深度，製備該第一深擴散區和該第二深擴散區，該第一深擴散區和該第二深擴散區的摻雜濃度大於該第一本體區和該第二本體區。
  6. 如申請專利範圍第5項所述之功率積體電路，其中該第一深擴散區和該第二深擴散區具有分級的摻雜結構，摻雜濃度從各自本體區附近的該第一深擴散區或該第二深擴散區的第一邊，降至遠離各自本體區的第二邊。
  7. 如申請專利範圍第1項所述之功率積體電路，其中該第一深擴散區的寬度與該第一本體區一致，或延伸到該第一本體區以外，在該第一本體區兩邊上。
  8. 如申請專利範圍第7項所述之功率積體電路，其中該第一深擴散區與汲極區之間的距離為一第一距離，該第一深擴散區與源極區之間的距離為一第二距離，該第一距離大於該第二距離。
  9. 如申請專利範圍第1項所述之功率積體電路，其中該第二深擴散區的寬度與該第二本體區一致，或者朝向該漂流區，延伸到該第二本體區以外，或者在該漂流區下方延伸。
  10. 如申請專利範圍第1項所述之功率積體電路，其中該第一導電類型為P-型，該第二導電類型為N-型。
  11. 如申請專利範圍第3項所述之功率積體電路，其更包括： 該第一導電類型的一第一掩埋層，形成在該外延層和該半導體基材之間的第一部分該半導體層中；以及 該第二導電類型的一第二掩埋層，形成在外延層和該半導體基材之間的第二部分該半導體層中。
  12. 一種製備功率積體電路之方法，其包括下列步驟： 製備一第一導電類型的一半導體層，並且輕摻雜； 製備一第二導電類型的一第一深井，在第一部分該半導體層中； 製備該第二導電類型的一第二深井，在第二部分該半導體層中； 在該第一深井中，製備該第一導電類型的一第一本體區，該第一本體區為一接面場效電晶體組件的一閘極區； 在該第二深井中，製備該第一導電類型的一第二本體區，該第二本體區構成一橫向擴散金屬氧化物半導體電晶體的一通道，其中該第二本體區用於最佳化該橫向擴散金屬氧化物半導體電晶體的一門檻值電壓和一擊穿電壓，該第一本體區和該第二本體區具有相同的摻雜濃度和深度； 在該第一本體區下方的該第一深井中，製備一第一深擴散區，並且與該第一本體區電接觸，該第一深擴散區與該第一本體區共同建立該接面場效電晶體組件的一夾斷電壓；以及 在該第二本體區下方的該第二深井中，製備一第二深擴散區，並且與該第二本體區電接觸，該第二深擴散區構成該橫向擴散金屬氧化物半導體電晶體中的降低表面電場結構。
  13. 如申請專利範圍第12項所述之方法，其更包括下列步驟： 在第一部分該半導體層中的一閘極區對面，製備該第二導電類型的一源極區和一汲極區，該接面場效電晶體組件的一通道形成在該閘極區以外的該源極區和該汲極區之間的該第一深井區域中。
  14. 如申請專利範圍第12項所述之方法，其更包括下列不驟： 製備一閘極電極、一源極區、一漂流區以及在第二部分該半導體層中的一汲極區，該橫向擴散金屬氧化物半導體電晶體的通道形成在該源極區和該漂流區之間的該第二本體區中，該汲極區包括該第二導電類型的一第一井。
  15. 如申請專利範圍第12項所述之方法，其中，製備該第一本體區和製備該第二本體區，包括下列步驟： 利用含有相同注入劑量和相同注入能量的相同製備製程，製備該第一本體區和該第二本體區，選擇合適的注入劑量和注入能量，最佳化該橫向擴散金屬氧化物半導體電晶體的一門檻值電壓和一擊穿電壓。
  16. 如申請專利範圍第12項所述之方法，其中製備該第一深擴散區和製備該第二深擴散區，包括下列步驟： 利用相同的製備製程以及相同的摻雜濃度和深度，製備該第一深擴散區和該第二深擴散區，該第一深擴散區和該第二深擴散區的摻雜濃度大於該第一本體區和該第二本體區。
  17. 如申請專利範圍第16項所述之方法，其中製備該第一深擴散區和製備該第二深擴散區，包括下列步驟： 製備該第一深擴散區和該第二深擴散區的分級式摻雜結構，摻雜濃度從各自本體區附近的一第一邊降至遠離各自本體區的一第二邊。
  18. 如申請專利範圍第17項所述之方法，其中製備含有分級式摻雜結構的該第一深擴散區和該第二深擴散區，包括下列步驟： 藉由一第一遮罩，利用一第一注入劑量和一第一注入能量，進行該第一導電類型摻雜物的一第一離子注入，限定該第一深擴散區和該第二深擴散區；以及 藉由該第一遮罩，利用一第二注入劑量和一第二注入能量，進行該第一導電類型摻雜物的一第二離子注入，該第二注入能量大於該第一注入能量。
  19. 如申請專利範圍第12項所述之方法，其中製備該第一深擴散區，包括下列步驟： 製備該第一深擴散區，其寬度與該第一本體區一致，或者延伸到該第一本體區以外，在該第一本體區的兩邊上。
  20. 如申請專利範圍第19項所述之方法，其中製備該第一深擴散區，包括下列步驟： 製備該第一深擴散區，該第一深擴散區與一汲極區之間的距離為一第一距離，該第一深擴散區與一源極區之間的距離為一第二距離，該第一距離大於該第二距離。
  21. 如申請專利範圍第12項所述之方法，其中製備該第二深擴散區，包括： 製備該第二深擴散區，其寬度與該第二本體區一致，或者朝向一漂流區，延伸到該第二本體區以外，或在該漂流區下方延伸。
  22. 如申請專利範圍第12項所述之方法，其中該第一導電類型為P-型，該第二導電類型為N-型。
TW104120718A 2014-06-30 2015-06-26 利用深擴散區在單片功率積體電路中製備jfet和ldmos電晶體 TWI575718B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/320,434 US9460926B2 (en) 2014-06-30 2014-06-30 Forming JFET and LDMOS transistor in monolithic power integrated circuit using deep diffusion regions

Publications (2)

Publication Number Publication Date
TW201601291A true TW201601291A (zh) 2016-01-01
TWI575718B TWI575718B (zh) 2017-03-21

Family

ID=54931363

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104120718A TWI575718B (zh) 2014-06-30 2015-06-26 利用深擴散區在單片功率積體電路中製備jfet和ldmos電晶體

Country Status (3)

Country Link
US (3) US9460926B2 (zh)
CN (1) CN105226058B (zh)
TW (1) TWI575718B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748339B1 (en) 2017-01-06 2017-08-29 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
TWI597838B (zh) * 2016-11-01 2017-09-01 世界先進積體電路股份有限公司 半導體元件及其製造方法
TWI608592B (zh) * 2017-01-25 2017-12-11 新唐科技股份有限公司 半導體裝置
TWI637180B (zh) * 2017-04-21 2018-10-01 世界先進積體電路股份有限公司 測量半導體裝置之橫向擴散長度的方法
TWI647788B (zh) * 2017-01-25 2019-01-11 新唐科技股份有限公司 半導體裝置
TWI731700B (zh) * 2020-05-27 2021-06-21 新唐科技股份有限公司 具有埋層結構的高壓半導體裝置

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660074B2 (en) * 2014-08-07 2017-05-23 Texas Instruments Incorporated Methods and apparatus for LDMOS devices with cascaded RESURF implants and double buffers
CN104681621B (zh) * 2015-02-15 2017-10-24 上海华虹宏力半导体制造有限公司 一种源极抬高电压使用的高压ldmos及其制造方法
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
US9461046B1 (en) * 2015-12-18 2016-10-04 Texas Instruments Incorporated LDMOS device with graded body doping
US9905688B2 (en) 2016-01-28 2018-02-27 Texas Instruments Incorporated SOI power LDMOS device
CN105609568B (zh) * 2016-02-16 2018-10-26 上海华虹宏力半导体制造有限公司 结型场效应晶体管
JP6591312B2 (ja) * 2016-02-25 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置
CN105810680B (zh) * 2016-03-15 2019-06-11 上海华虹宏力半导体制造有限公司 Jfet及其制造方法
US9614074B1 (en) * 2016-03-21 2017-04-04 Nxp Usa, Inc. Partial, self-biased isolation in semiconductor devices
CN105810740B (zh) * 2016-04-19 2019-04-09 上海华虹宏力半导体制造有限公司 高压ldmos器件及工艺方法
CN105870188B (zh) * 2016-04-19 2019-04-09 上海华虹宏力半导体制造有限公司 高压ldmos器件及工艺方法
US10199475B2 (en) * 2016-05-24 2019-02-05 Maxim Integrated Products, Inc. LDMOS transistors and associated systems and methods
CN107437563B (zh) 2016-05-27 2020-03-10 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其形成方法、以及esd器件及其形成方法
US10446545B2 (en) * 2016-06-30 2019-10-15 Alpha And Omega Semiconductor Incorporated Bidirectional switch having back to back field effect transistors
US10978869B2 (en) 2016-08-23 2021-04-13 Alpha And Omega Semiconductor Incorporated USB type-C load switch ESD protection
CN107785411B (zh) * 2016-08-31 2020-06-12 无锡华润上华科技有限公司 集成有结型场效应晶体管的器件及其制造方法
CN107785365B (zh) * 2016-08-31 2021-08-06 无锡华润上华科技有限公司 集成有结型场效应晶体管的器件及其制造方法
CN110729194B (zh) * 2016-12-07 2023-06-23 杰华特微电子股份有限公司 一种横向双扩散晶体管及其漂移区的制造方法
TWI683437B (zh) * 2016-12-30 2020-01-21 新唐科技股份有限公司 高壓半導體裝置
CN108878505B (zh) * 2017-05-09 2021-05-25 世界先进积体电路股份有限公司 半导体装置及其制造方法
US10014408B1 (en) * 2017-05-30 2018-07-03 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same
US10177243B1 (en) 2017-06-19 2019-01-08 Nxp B.V. Extended drain NMOS transistor with buried P type region
TWI641132B (zh) * 2017-08-29 2018-11-11 新唐科技股份有限公司 半導體裝置及其製造方法
JP7009854B2 (ja) * 2017-09-11 2022-01-26 富士電機株式会社 起動素子、スイッチング電源回路の制御ｉｃ及びスイッチング電源回路
US10396159B2 (en) * 2017-10-30 2019-08-27 Avago Technologies International Sales Pte. Limited FinFET cascode laterally-diffused semiconductor device
KR102424768B1 (ko) * 2017-12-13 2022-07-25 주식회사 디비하이텍 Pldmos 트랜지스터 및 이의 제조 방법
CN108389890B (zh) * 2018-01-12 2022-01-07 矽力杰半导体技术(杭州)有限公司 场效应晶体管及其制造方法
CN110120414B (zh) * 2018-02-07 2022-05-24 联华电子股份有限公司 晶体管结构
CN110612598B (zh) * 2018-04-16 2023-02-14 新唐科技日本株式会社 半导体装置
CN116759455A (zh) * 2018-05-25 2023-09-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件和其制造方法
CN108682689B (zh) * 2018-05-25 2023-12-01 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体结构和其形成方法
CN108807543B (zh) 2018-05-25 2023-12-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN108598156A (zh) * 2018-05-29 2018-09-28 矽力杰半导体技术(杭州)有限公司 Ldmos晶体管及其制造方法
CN108511529B (zh) * 2018-06-08 2021-06-04 上海华虹宏力半导体制造有限公司 Nldmos器件和ldmos功率器件的制造方法
CN108962890B (zh) * 2018-07-27 2021-07-30 深圳市南硕明泰科技有限公司 集成半导体器件
CN110931564B (zh) * 2019-12-09 2023-08-18 上海华力微电子有限公司 半导体结构、晶体管、可变电容及元器件
US11164978B2 (en) * 2020-01-28 2021-11-02 Globalfoundries U.S. Inc. High-voltage diode finFET platform designs
CN113964035B (zh) * 2020-07-20 2023-05-02 无锡华润上华科技有限公司 一种半导体器件的制造方法、半导体器件
CN112234094B (zh) 2020-09-29 2022-07-29 矽力杰半导体技术(杭州)有限公司 金属氧化物半导体器件及其制造方法
CN112397507B (zh) * 2020-11-16 2022-05-10 杰华特微电子股份有限公司 横向双扩散晶体管及其制造方法
CN112599599B (zh) * 2020-12-03 2022-09-20 杰华特微电子股份有限公司 横向双扩散晶体管及其制造方法
KR102456758B1 (ko) * 2021-04-05 2022-10-21 주식회사 키파운드리 고전압 반도체 소자 및 그의 제조 방법
CN113964188A (zh) * 2021-12-21 2022-01-21 北京芯可鉴科技有限公司 横向双扩散金属氧化物半导体场效应管及其制作方法
CN115188832B (zh) * 2022-07-11 2023-04-14 东莞市金誉半导体有限公司 一种高压jfet器件及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7956391B2 (en) * 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US6995428B2 (en) * 2004-02-24 2006-02-07 System General Corp. High voltage LDMOS transistor having an isolated structure
CN100580928C (zh) * 2006-11-24 2010-01-13 杭州士兰微电子股份有限公司 一种复合型的场效应晶体管结构及其制造方法
US7969243B2 (en) * 2009-04-22 2011-06-28 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US9240402B2 (en) * 2008-02-13 2016-01-19 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US8389366B2 (en) * 2008-05-30 2013-03-05 Freescale Semiconductor, Inc. Resurf semiconductor device charge balancing
US8344472B2 (en) * 2010-03-30 2013-01-01 Freescale Semiconductor, Inc. Semiconductor device and method
US20120104492A1 (en) 2010-10-29 2012-05-03 Macronix International Co., Ltd. Low on-resistance resurf mos transistor
TWI408810B (zh) * 2010-11-29 2013-09-11 Macronix Int Co Ltd 低導通電阻降低表面電場橫向擴散金屬氧化半導體電晶體
US9214457B2 (en) 2011-09-20 2015-12-15 Alpha & Omega Semiconductor Incorporated Method of integrating high voltage devices
CN103367431B (zh) * 2012-03-31 2016-12-28 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI597838B (zh) * 2016-11-01 2017-09-01 世界先進積體電路股份有限公司 半導體元件及其製造方法
US9748339B1 (en) 2017-01-06 2017-08-29 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
TWI608592B (zh) * 2017-01-25 2017-12-11 新唐科技股份有限公司 半導體裝置
TWI647788B (zh) * 2017-01-25 2019-01-11 新唐科技股份有限公司 半導體裝置
US10381347B2 (en) 2017-01-25 2019-08-13 Nuvoton Technology Corporation Semiconductor apparatus
TWI637180B (zh) * 2017-04-21 2018-10-01 世界先進積體電路股份有限公司 測量半導體裝置之橫向擴散長度的方法
TWI731700B (zh) * 2020-05-27 2021-06-21 新唐科技股份有限公司 具有埋層結構的高壓半導體裝置

Also Published As

Publication number Publication date
US20150380398A1 (en) 2015-12-31
US20170062415A1 (en) 2017-03-02
US9837400B2 (en) 2017-12-05
US20180122799A1 (en) 2018-05-03
CN105226058B (zh) 2018-03-20
US9460926B2 (en) 2016-10-04
CN105226058A (zh) 2016-01-06
US10109625B2 (en) 2018-10-23
TWI575718B (zh) 2017-03-21

Similar Documents

Publication Publication Date Title
TWI575718B (zh) 利用深擴散區在單片功率積體電路中製備jfet和ldmos電晶體
US11069805B2 (en) Embedded JFETs for high voltage applications
KR102177431B1 (ko) 반도체 소자
US9117841B2 (en) Mergeable semiconductor device with improved reliability
US10964694B2 (en) Multi-transistor device including first and second LDMOS transistors having respective drift regions separated in a thickness direction by a shared RESURF layer
US8853780B2 (en) Semiconductor device with drain-end drift diminution
KR101941295B1 (ko) 반도체 소자
US7898030B2 (en) High-voltage NMOS-transistor and associated production method
US9660020B2 (en) Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
US20130161740A1 (en) Lateral High-Voltage Transistor with Buried Resurf Layer and Associated Method for Manufacturing the Same
JP2015523723A5 (zh)
KR102068842B1 (ko) 반도체 전력소자
US10573744B1 (en) Self-aligned, dual-gate LDMOS transistors and associated methods
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
US9666671B2 (en) Semiconductor device with composite drift region and related fabrication method
US8530942B2 (en) Semiconductor device and method of fabricating the same
KR20100046354A (ko) Ｌｄｍｏｓ 트랜지스터 및 그의 제조 방법
KR102088548B1 (ko) 고전압 반도체 소자
KR20110078947A (ko) 반도체 소자 및 그의 제조방법
KR20110078949A (ko) 반도체 소자 및 그의 제조방법
KR20100136029A (ko) 고전력 반도체 소자 및 고전력 반도체 소자의 제조 방법