TWI408810B - 低導通電阻降低表面電場橫向擴散金屬氧化半導體電晶體 - Google Patents

低導通電阻降低表面電場橫向擴散金屬氧化半導體電晶體 Download PDF

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低導通電阻降低表面電場橫向擴散金屬氧化半導體電晶體
本發明是有關於一種金屬氧化半導體電晶體，且特別是有關於一種低導通電阻之金屬氧化半導體電晶體。
近年來，橫向擴散金屬氧化半導體場效應晶體管電晶體(aka LDMOS)廣泛地應用於超大規模集成電路之高電壓操作。為了提高元件的操作電壓，已經改善雙降低表面電場橫向擴散金屬氧化半導體(aka RESURF LDMOS)元件使崩潰電壓提高以與高電壓半導體元件整合。然而，雙降低表面之設計亦同時造成崩潰電壓與導通電阻的折衷(trade-off)。
第1圖繪示傳統的雙降低表面電場N型通道橫向擴散金屬氧化半導體電晶體10。雙降低表面電場N型通道橫向擴散金屬氧化半導體電晶體10有一P型基板11、一高電壓N型井12、一N型井121、一N+源極區域122、一P型基底123、一N+汲極區域124、一P+接觸區域125、一P型井13、一P+區域131、隔離區域14、閘極電極15及一P型頂層16。
由於P型頂層16佈植於高電壓N型井12的上部中，因此於P型頂層16及高電壓N型井12之介面有額外的耗損發生。結果，雙降低表面電場N型通道橫向擴散金屬氧化半導體電晶體10的崩潰電壓因而增加。然而，另一方面，缺點為元件對應地誘導導通電阻增加。因為由於佈植P型頂層16，高電壓N型井12之上部之掺雜濃度下降。不止雙降低表面電場N型通道橫向擴散金屬氧化半導體電晶體10，連傳統的多重降低表面設計亦有上述缺點。
因此，申請人欲改善先前技術所面對的情形。
鑑於先前技術，雖然藉由佈植P型頂層於傳統的雙或多重降低表面電場橫向擴散金屬氧化半導體用以提供高崩潰電壓來於高電壓下操作，但P型頂層亦造成降低表面電場橫向擴散金屬氧化半導體之導通電阻升高。因此，本發明提供之降低表面電場橫向擴散金屬氧化半導體電晶體不止具有高崩潰電壓，亦維持低導通電阻。本發明提供之金屬氧化半導體同時具有兩種特性，高崩潰電壓與低導通電阻。
根據本發明之第一方面，提出一種金屬氧化半導體元件。金屬氧化半導體元件包括一漂移區域、二隔離區域、一第一掺雜型層、一第二掺雜型層。二隔離區域形成於漂移區域上。一第一掺雜型層設置於二隔離區域之間。一第二掺雜型層設置於第一掺雜型層之下。
較佳地，第一掺雜型層係掺雜一第一型雜質，而第二掺雜型層係掺雜一第二型雜質。且金屬氧化半導體元件更包括一閘極、一汲極區域及一源極區域。汲極區域掺雜第二型雜質，源極區域掺雜第二型雜質。
較佳地，第一型雜質係一P型雜質，第二型雜質係一N型雜質。
較佳地，漂移區域係為掺雜第二型雜質的一高電壓井，且源極區域與汲極區域係位於高電壓井中。
較佳地，第一型雜質係一N型雜質，第二型雜質係一P型雜質。
較佳地，金屬氧化半導體元件更包括：一基板掺雜P型雜質。一N型內埋層(N-buried layer)設置於高電壓井與基板之間。
較佳地，金屬氧化半導體元件係藉由選自由一絕緣層上覆矽(silicon-on-insulator,SOI)製程、一N型磊晶(N-epitaxy,N-EPI)製程、一P型磊晶(P-epitaxy,P-EPI)製程及一無磊晶(non-epitaxy,non-EPI)製程所組成之一群組的其中之一製程所形成。
較佳地，金屬氧化半導體元件更包括一氧化定義(Oxide Definition,OD)區域，隔開二隔離區域，其中第一掺雜型層係設置於氧化定義區域。
較佳地，二隔離區域係藉由選自由一矽的局部氧化(local oxidation of silicon,LOCOS)製程、一淺槽隔離(shallow trench isolation,STI)製程及一深槽隔離(deep trench isolation,DTI)製程所組成之一群組的其中之一製程所形成。
較佳地，第一掺雜型層與第二掺雜型層係藉由二隔離區域自我對齊。
根據本發明之第二方面，提出一種形成金屬氧化半導體元件的方法。方法包括的步驟：提供一漂移區域；形成二隔離區域於漂移區域上；以及形成一第二掺雜型層於該第一掺雜型層之下。
較佳地，第一掺雜型層係掺雜一第一型雜質，而第二掺雜型層係輕掺雜一第二型雜質。且方法更包括：提供一閘極、一汲極區域及一源極區域。汲極區域掺雜第二型雜質，源極區域掺雜第二型雜質。
較佳地，第一型雜質係一P型雜質，而第二型雜質係一N型雜質。
較佳地，漂移區域係為掺雜第二型雜質的一高電壓井，且源極區域與汲極區域係形成於高電壓井中。
較佳地，第一型雜質係一N型雜質，而第二型雜質係一P型雜質。
較佳地，方法更包括：提供一基板掺雜P型雜質；以及提供一N型內埋層，設置於高電壓井與基板之間。
較佳地，金屬氧化半導體元件係藉由選自由一絕緣層上覆矽(silicon-on-insulator,SOI)製程、一N型磊晶(N-epitaxy,N-EPI)製程、一P型磊晶(P-epitaxy,P-EPI)製程及一無磊晶(non-epitaxy,non-EPI)製程所組成之一群組的其中之一製程所形成。
較佳地，方法更包括提供一氧化定義區域，隔開二隔離區域，其中第一掺雜型層係設置於氧化定義區域。
較佳地，二隔離區域係藉由選自由一矽的局部氧化(local oxidation of silicon,LOCOS)製程、一淺槽隔離(shallow trench isolation,STI)製程及一深槽隔離(deep trench isolation,DTI)製程所組成之一群組的其中之一製程所形成。
較佳地，該第一掺雜型層與該第二掺雜型層係藉由該二隔離區域自我對齊。
根據本發明之第三方面，提出一種金屬氧化半導體元件。金屬氧化半導體元件，包括二隔離區域、一第一掺雜型層、一第二掺雜型層。第一掺雜型層設置於二隔離區域之間。以及第二掺雜型層設置於第一掺雜型層之下。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
本發明將參照以下之實施例更具體地說明。本文以下提出之本發明的較佳實施例，僅用以說明及做為例子，並非用以徹底的揭露或是限縮揭露範圍。
請參照第2圖，其係一N型通道橫向擴散金屬氧化半導體電晶體之剖面圖，用以繪示根據本發明之第一實施例的低導通電阻雙降低表面電場金屬氧化半導體電晶體。如第2圖所示，橫向擴散金屬氧化半導體20有一基板21、一高電壓N型井22、一N型井221、一N+源極區域222、一P型基底223、一N+汲極區域224、一P+接觸區域225、一P型井23、一P+區域231、隔離區域24、一閘極電極25、一閘極氧化層251、一P型頂層26及一N型輕掺雜區域27。
高電壓N型井22及P型井23形成於基板21之上部中。其中較佳地，基板21係P型基板或P型磊晶，且高電壓N型井22做為橫向擴散金屬氧化半導體20的漂移區域。P型基板223包括P+接觸區域225與N+源極區域224，且N型井221包括N+汲極區域222。P型基底223與N型井221形成於高電壓N型井22中。隔離區域24，較佳為場氧化物(field oxides,FOX)，藉由矽的局部氧化(Local Oxidation of Silicon,LOCOS)製程、淺槽隔離(Shallow Trench Isolation,STI)製程或深槽隔離(Deep Trench Isolation,DTI)製程形成於高電壓N型井22之上部。
氧化定義(Oxide Definition,OD)區域28係配置於二隔離區域24之間，且包括一P型頂層26及N型輕掺雜區域27。因為P型頂層26的掺雜型態相異於高電壓N型井22，所以可形成漂移區域(高電壓N型井22)中載子漂移的阻礙，因而接近P型頂層26的電阻增加。所以，P型頂層26先佈植於氧化定義區域28，氧化定義區域28沒有載子通過。此外，N型輕掺雜區域27佈植於P型頂層26下方，以補償高電壓N型井22中因P型頂層26減少的濃度。P型頂層26與N型輕掺雜區域27係藉由二隔離區域24自我對齊。
在如此的結構中，可發現本發明之N型通道橫向擴散金屬氧化半導體20之導通電阻(Rdson)大幅改善，如表一所示。
從表一可以見到N型通道橫向擴散金屬氧化半導體20相較於傳統雙降低表面電場橫向擴散金屬氧化半導體，在導通電阻減少了40.09%。也就是說，本發明之載子漂浮能力優於傳統雙降低表面電場橫向擴散金屬氧化半導體。因此，本發明不止相較於傳統雙降低表面電場橫向擴散金屬氧化半導體電晶體有高崩潰電壓，亦保持了低導通電阻，因此保有了崩潰電壓及導通電阻兩者。
此外，上述之橫向擴散金屬氧化半導體電晶體係由多道製程製作，例如是N型磊晶製程、P型磊晶製程或無磊晶製程。
當然，些微的改變前述第一實施例的結構，本發明可進一步應用於降低表面電場橫向擴散金屬氧化半導體上。請參照第3圖，其繪示本發明之第二實施例。第一和第二實施例的結構差異因為製程的不同，第3圖中的N+源極區域224與P+區域231兩者被P型井23環繞。所有第3圖中其他的標號與第2圖中的相同。
第4圖及第5圖分別為相似於第2圖及第3圖的實施例，且繪示本發明應用於具有不同結構之降低表面電場橫向擴散金屬氧化半導體。其中前N型井226形成於高電壓N型井22及基板21之間，且P型內埋層227形成於高電壓N型井22及前N型井226之間。
本發明亦可應用於具有多環的雙降低表面電場橫向擴散金屬氧化半導體。第6圖顯示具有多環的雙降低表面電場橫向擴散金屬氧化半導體60係從第2圖中之雙降低表面電場橫向擴散金屬氧化半導體修改而來。可見到共有四隔離區域241被三個氧化定義區域281隔開來，其中三P型頂層261與三N型輕掺雜區域271分別佈植於三個氧化定義區域281之下。由於多重P型頂層，第6圖中雙降低表面電場橫向擴散金屬氧化半導體稱為具有多P型環之雙降低表面電場橫向擴散金屬氧化半導體。
相似地，第7圖繪示具有多P型環之另一雙降低表面電場橫向擴散金屬氧化半導體70係從第3圖中之雙降低表面電場橫向擴散金屬氧化半導體修改而來。雙降低表面電場橫向擴散金屬氧化半導體70亦有四隔離區域241被三個氧化定義區域281隔開來，其中三P型頂層261分別佈植於三個氧化定義區域281，三N型輕掺雜區域271佈植於氧化定義區域281之下。隔離區域241、P型頂層261及N型輕掺雜區域271的數量非限縮於上述之實施例。
第8圖及第9圖根據本發明更進一步繪示其他二實施例，除了有第二N型輕掺雜區域272佈植於隔離區域241下方處外，分別與第6圖及第7圖所示之實施例相似。
該發明所屬技術領域中具有通常知識者係可理解稱為N型及P型之掺雜型態，在如上所述之實施例中係可交換。然而，也可於高電壓P型井與P型基板之間形成一額外的N型內埋層，用以隔離高電壓P型井與基板。如此一來P型基板不會直接”看到”高電壓施加於高電壓P型井上。
該發明所屬技術領域中具有通常知識者亦可理解本發明可應用於一延伸汲極金屬氧化半導(extended drain MOS,EDMOS)。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．橫向擴散金屬氧化半導體電晶體
11．．．P型基板
12、22．．．高電壓N型井
13、23．．．P型井
14、24、241．．．隔離區域
15、25．．．閘極電極
16、26、261．．．P型頂層
20．．．橫向擴散金屬氧化半導體
21．．．基板
27、271、272．．．N型輕掺雜區域
28、281．．．氧化定義區域
121、221．．．N型井
122、222．．．N+源極區域
123、223．．．P型基底
124、224．．．N+汲極區域
125、225．．．P+接觸區域
131、231．．．P+區域
226．．．前N型井
227．．．P型內埋層
251．．．閘極氧化層
第1圖繪示先前技術的剖面圖。
第2圖繪示依照本發明第一實施例的剖面圖。
第3圖繪示依照本發明第二實施例的剖面圖。
第4圖繪示依照本發明另一實施例的剖面圖。
第5圖繪示依照本發明另一實施例的剖面圖。
第6圖繪示依照本發明一實施例具有多環的雙降低表面電場橫向擴散金屬氧化半導體之設計下的剖面圖。
第7圖繪示依照本發明另一實施例具有多環的雙降低表面電場橫向擴散金屬氧化半導體之設計下的剖面圖。
第8圖繪示依照本發明再一實施例具有多環的雙降低表面電場橫向擴散金屬氧化半導體之設計下的剖面圖。
第9圖繪示依照本發明另一實施例具有多環的雙降低表面電場橫向擴散金屬氧化半導體之設計下的剖面圖。
20．．．橫向擴散金屬氧化半導體
21．．．基板
22．．．高電壓N型井
221．．．N型井
222．．．N+源極區域
223．．．P型基底
224．．．N+汲極區域
225．．．P+接觸區域
23．．．P型井
231．．．P+區域
24．．．隔離區域
25．．．閘極電極
251．．．閘極氧化層
26．．．P型頂層
27．．．N型輕掺雜區域
28．．．氧化定義區域

Claims (20)

  1. 一種金屬氧化半導體元件，包括：一基板；一漂移區域，設置於該基板上；二隔離區域，形成於該漂移區域上且與該基板分離；一第一掺雜型層，設置於該二隔離區域之間；以及一第二掺雜型層，設置於該第一掺雜型層之下；其中該第一掺雜型層的掺雜型態相異於該漂移區域及該第二掺雜型層的摻雜型態。
  2. 如申請專利範圍第1項所述之金屬氧化半導體元件，其中該第一掺雜型層係掺雜一第一型雜質，而該第二掺雜型層係掺雜一第二型雜質，且該金屬氧化半導體元件更包括一閘極、一汲極區域及一源極區域，該汲極區域掺雜該第二型雜質，該源極區域掺雜該第二型雜質。
  3. 如申請專利範圍第2項所述之金屬氧化半導體元件，其中該第一型雜質係一P型雜質，該第二型雜質係一N型雜質。
  4. 如申請專利範圍第2項所述之金屬氧化半導體元件，其中該漂移區域係為掺雜該第二型雜質的一高電壓井，且該源極區域與該汲極區域係位於該高電壓井中。
  5. 如申請專利範圍第4項所述之金屬氧化半導體元件，其中該第一型雜質係一N型雜質，該第二型雜質係一P型雜質。
  6. 如申請專利範圍第5項所述之金屬氧化半導體元件，其中該基板掺雜該P型雜質，且該金屬氧化半導體元 件更包括：一N型內埋層(N-buried layer)，設置於該高電壓井與該基板之間。
  7. 如申請專利範圍第1項所述之金屬氧化半導體元件，其中該金屬氧化半導體元件係藉由選自由一絕緣層上覆矽(silicon-on-insulator,SOI)製程、一N型磊晶(N-epitaxy,N-EPI)製程、一P型磊晶(P-epitaxy,P-EPI)製程及一無磊晶(non-epitaxy,non-EPI)製程所組成之一群組的其中之一製程所形成。
  8. 如申請專利範圍第1項所述之金屬氧化半導體元件，更包括一氧化定義(Oxide Definition,OD)區域，隔開該二隔離區域，其中該第一掺雜型層係設置於該氧化定義區域。
  9. 如申請專利範圍第1項所述之金屬氧化半導體元件，其中該二隔離區域係藉由選自由一矽的局部氧化(local oxidation of silicon,LOCOS)製程、一淺槽隔離(shallow trench isolation,STI)製程及一深槽隔離(deep trench isolation,DTI)製程所組成之一群組的其中之一製程所形成。
  10. 如申請專利範圍第1項所述之金屬氧化半導體元件，其中該第一掺雜型層與該第二掺雜型層係藉由該二隔離區域自我對齊。
  11. 一種形成一金屬氧化半導體元件的方法，包括：提供一基板；提供一漂移區域設置於該基板上； 形成二隔離區域於該漂移區域上，該二隔離區域與該基板分離；形成一第一掺雜型層於該二隔離區域之間；以及形成一第二掺雜型層於該第一掺雜型層之下；其中該第一掺雜型層的摻雜型態相異於該漂移區域及該第二掺雜型層的摻雜型態。
  12. 如申請專利範圍第11項所述之方法，其中該第一掺雜型層係掺雜一第一型雜質，而該第二掺雜型層係輕掺雜一第二型雜質，且該方法更包括：提供一閘極、一汲極區域及一源極區域，該汲極區域掺雜該第二型雜質，該源極區域掺雜該第二型雜質。
  13. 如申請專利範圍第12項所述之方法，其中該第一型雜質係一P型雜質，而該第二型雜質係一N型雜質。
  14. 如申請專利範圍第12項所述之方法，其中該漂移區域係為掺雜該第二型雜質的一高電壓井，且該源極區域與該汲極區域係形成於該高電壓井中。
  15. 如申請專利範圍第14項所述之方法，其中該第一型雜質係一N型雜質，而該第二型雜質係一P型雜質。
  16. 如申請專利範圍第15項所述之方法，其中該基板掺雜該P型雜質，且該方法更包括：提供一N型內埋層，設置於該高電壓井與該基板之間。
  17. 如申請專利範圍第11項所述之方法，其中該金屬氧化半導體元件係藉由選自由一絕緣層上覆矽(silicon-on-insulator,SOI)製程、一N型磊晶 (N-epitaxy,N-EPI)製程、一P型磊晶(P-epitaxy,P-EPI)製程及一無磊晶(non-epitaxy,non-EPI)製程所組成之一群組的其中之一製程所形成。
  18. 如申請專利範圍第11項所述之方法，更包括提供一氧化定義區域，隔開該二隔離區域，其中該第一掺雜型層係設置於該氧化定義區域。
  19. 如申請專利範圍第11項所述之方法，其中該二隔離區域係藉由選自由一矽的局部氧化(local oxidation of silicon,LOCOS)製程、一淺槽隔離(shallow trench isolation,STI)製程及一深槽隔離(deep trench isolation,DTI)製程所組成之一群組的其中之一製程所形成。
  20. 如申請專利範圍第11項所述之方法，其中該第一掺雜型層與該第二掺雜型層係藉由該二隔離區域自我對齊。
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