TW201611228A - 半導體結構 - Google Patents

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在此提出一種包括改良之靜電放電保護元件的半導體結構。此種半導體結構包括一基板、形成於基板中的一井區、形成於井區中的一第一重摻雜區、形成於井區中並與第一重摻雜區分離的一第二重摻雜區、形成於基板上介於第一重摻雜區及第二重摻雜區之間的一閘極結構、形成於井區中第一重摻雜區及閘極結構下的一場區、及形成於鄰接第一重摻雜區處的一場氧化物/淺溝槽隔離結構。場區並未形成於第二重摻雜區下。井區及場區具有一第一摻雜類型。第一重摻雜區及第二重摻雜區具有一第二摻雜類型。

Description

半導體結構 【0001】
本說明書是關於一種半導體結構。本說明書特別是關於一種包括靜電放電(electrostatic discharge, ESD)保護元件的半導體結構。
 【0002】
靜電放電可能導致敏感電子元件的毀壞。因此，靜電放電保護元件往往會提供在半導體結構中。金氧半場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)、延伸汲極金氧半場效電晶體(Extended Drain MOSFET, EDMOSFET)、橫向雙擴散金氧半場效電晶體(Lateral Double-diffused MOSFET, LDMOSFET)及應用表面電場降低(Reduced Surface Field, RESURF)技術的元件等等，可作為靜電放電保護元件。對於靜電放電保護元件的研究與改善至今仍不斷地進行。
 【0003】
在本說明書中，提出一種包括改良之靜電放電保護元件的半導體結構。
【0004】
根據一些實施例，此種半導體結構包括一基板、一井區(well)、一第一重摻雜區、一第二重摻雜區、一閘極結構、一場區(field region)及一場氧化物。井區形成於基板中。井區具有一第一摻雜類型。第一重摻雜區形成於井區中。第一重摻雜區具有一第二摻雜類型。第二重摻雜區形成於井區中並與第一重摻雜區分離。第二重摻雜區具有第二摻雜類型。閘極結構形成於基板上介於第一重摻雜區及第二重摻雜區之間。場區形成於井區中第一重摻雜區及閘極結構下。場區並未形成於第二重摻雜區下。場區具有第一摻雜類型。場氧化物形成於鄰接第一重摻雜區處。
【0005】
根據一些實施例，此種半導體結構包括一基板、一井區、一第一重摻雜區、一第二重摻雜區、一閘極結構、一場區及一淺溝槽隔離(Shallow Trench Isolation, STI)結構。井區形成於基板中。井區具有一第一摻雜類型。第一重摻雜區形成於井區中。第一重摻雜區具有一第二摻雜類型。第二重摻雜區形成於井區中並與第一重摻雜區分離。第二重摻雜區具有第二摻雜類型。閘極結構形成於基板上介於第一重摻雜區及第二重摻雜區之間。場區形成於井區中第一重摻雜區及閘極結構下。場區並未形成於第二重摻雜區下。場區具有第一摻雜類型。淺溝槽隔離結構形成於鄰接第一重摻雜區處。
【0006】
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
 【0022】
102‧‧‧基板
104‧‧‧靜電放電保護元件
106‧‧‧井區
108‧‧‧第一重摻雜區
110‧‧‧第二重摻雜區
112‧‧‧閘極結構
114‧‧‧場區
116‧‧‧場氧化物
118‧‧‧閘介電質
120‧‧‧閘電極
122、124‧‧‧間隔物
126、128‧‧‧輕摻雜區
130‧‧‧第三重摻雜區
204‧‧‧靜電放電保護元件
232‧‧‧第四重摻雜區
304‧‧‧靜電放電保護元件
334‧‧‧深井區
404‧‧‧靜電放電保護元件
414‧‧‧場區
416‧‧‧溝槽隔離結構
【0007】

第1A-1B圖為根據一實施例的半導體結構的示意圖。
第2A-2B圖為根據一實施例的半導體結構的示意圖。
第3圖為根據一實施例的半導體結構的示意圖。
第4圖為示出本說明書一範例之半導體結構的特徵的曲線圖。
第5圖為示出一比較例之半導體結構的特徵的曲線圖。
第6圖為根據一實施例的半導體結構的示意圖。
 【0008】
現在將說明包括靜電放電保護元件的半導體結構。為了清楚起見，可能省略圖式中的一些元件。在可能的情況下，相同的元件係以相同的元件符號加以指示。
【0009】
請參照第1A-1B圖，其繪示根據一實施例的半導體結構。第1A圖為半導體結構的俯視圖，而第1B圖為取自第1A圖中剖面線B-B的半導體結構的剖面圖。
【0010】
半導體結構包括一基板102及一靜電放電保護元件104。基板102可為矽基板或絕緣層上覆矽(Silicon On Insulator, SOI)基板等等。在本實施例中，靜電放電保護元件104係例示性地繪示成MOSFET型態。然而，靜電放電保護元件104可為其他型態。靜電放電保護元件104包括一井區106、一第一重摻雜區108、一第二重摻雜區110、一閘極結構112及一場區114。井區106形成於基板102中。井區106具有一第一摻雜類型。第一重摻雜區108形成於井區106中。第一重摻雜區108具有一第二摻雜類型。第二重摻雜區110形成於井區106中並與第一重摻雜區108分離。第二重摻雜區110具有第二摻雜類型。第一重摻雜區108可為源極區，而第二重摻雜區110可為汲極區。閘極結構112形成於基板102上介於第一重摻雜區108及第二重摻雜區110之間。更具體地說，閘極結構112包括一閘介電質118、一閘電極120及二間隔物122、124，其中閘介電質118形成於基板102上，閘電極120形成於閘介電質118上，二個間隔物122及124分別形成於閘電極120的二側。場區114形成於井區106 中第一重摻雜區108及閘極結構112下。場區114並未形成於第二重摻雜區110下，以改善耐壓性。場區114具有第一摻雜類型。半導體結構還包括一場氧化物116。場氧化物116形成於鄰接第一重摻雜區108處。在本實施例中，場區114還可延伸至場氧化物116下。在本實施例中，第一摻雜類型可為p型，第二摻雜類型可為n型。在另一實施例中，第一摻雜類型可為n型，第二摻雜類型可為p型。
【0011】
靜電放電保護元件104還可包括二個輕摻雜區126及128。其中一個形成於井區106中鄰接第一重摻雜區108，另一個形成於井區106中鄰接第二重摻雜區110。輕摻雜區126及128具有第二摻雜類型。接近汲極區(在本實施例中為第二重摻雜區110)的輕摻雜區128具有降低熱載子效應的效果，如此而保護汲極區。
【0012】
靜電放電保護元件104還可包括一第三重摻雜區130。第三重摻雜區130形成於第一重摻雜區108中。第三重摻雜區130具有第一摻雜類型。這樣的配置構成了改善靜電放電保護效果的寄生雙極型接面電晶體(Bipolar Junction Transistor, BJT)。
【0013】
在形成根據本實施例的半導體結構的製程中，首先於基板102中植入井區106。接著，於井區106中形成源極區及汲極區，亦即第一重摻雜區108及第二重摻雜區110。於井區106中植入場區114。之後，形成場氧化物116。依序形成閘介電質118及閘電極120。接著，於井區106中植入輕摻雜區126及128。之後，於閘電極120的二側形成間隔物122及124。於第一重摻雜區108中形成第三重摻雜區130。之後可形成觸點(contact)及其他結構。
【0014】
請參照第2A-2B圖，其繪示根據另一實施例的半導體結構。第2A圖為半導體結構的俯視圖，而第2B圖為取自第2A圖中剖面線B’-B’的半導體結構的剖面圖。在本實施例中，靜電放電保護元件204包括一第四重摻雜區232。第四重摻雜區232形成於第二重摻雜區110中。第三重摻雜區130及第四重摻雜區232可交錯地形成，如第2A圖所示。第四重摻雜區232具有第一摻雜類型。類似於第三重摻雜區130，第四重摻雜區232的設置可改善靜電放電保護效果。
【0015】
請參照第3圖，其繪示根據又一實施例的半導體結構。在本實施例中，半導體結構還包括用於隔絕的一深井區334。深井區334形成於基板102中，且井區106係形成於深井區334中。靜電放電保護元件304的場區114並未延伸至深井區334。深井區334具有第二摻雜類型。
【0016】
第4圖示出本說明書一範例之半導體結構的特徵，而第5圖示出一比較例之半導體結構的特徵。範例之半導體結構及比較例之半導體結構具有相同的總寬度及相同的閘電極至汲極側標準(rule)。與比較例之半導體結構相比，範例之半導體結構的維持電壓(holding voltage)增加約20%、驅動電壓(trigger voltage)增加約17%。維持電壓的增加有利於降低閂鎖效應(latch-up)的影響。驅動電壓的增加意味著範例之半導體結構係更為堅固耐用。
【0017】
現在請參照第6圖，其繪示根據另一實施例的半導體結構。半導體結構包括一基板102 及一靜電放電保護元件404。在本實施例中，靜電放電保護元件404係例示性地繪示成MOSFET型態。然而，靜電放電保護元件404可為其他型態。靜電放電保護元件404包括一井區106、一第一重摻雜區108、一第二重摻雜區110、一閘極結構112及一場區414。靜電放電保護元件404的井區106、第一重摻雜區108、第二重摻雜區110及閘極結構112係相同於靜電放電保護元件104的井區106、第一重摻雜區108、第二重摻雜區110及閘極結構112，相關敘述就此省略。場區414形成於井區106中第一重摻雜區108及閘極結構112下。場區414並未形成於第二重摻雜區110下，以改善耐壓性。場區414具有第一摻雜類型。半導體結構還包括一淺溝槽隔離結構416。淺溝槽隔離結構416形成於鄰接第一重摻雜區108處。在本實施例中，場區414並未延伸至淺溝槽隔離結構416下。在本實施例中，第一摻雜類型可為p型，第二摻雜類型可為n型。在另一實施例中，第一摻雜類型可為n型，第二摻雜類型可為p型。
【0018】
類似於靜電放電保護元件104，靜電放電保護元件404還可包括二個輕摻雜區126及128、以及/或一第三重摻雜區130。根據本實施例的半導體結構還可包括如第2圖所示的一第四重摻雜區。根據本實施例的半導體結構還可包括如第3圖所示的一深井區。
【0019】
在形成根據本實施例的半導體結構的製程中，首先於基板102中形成淺溝槽隔離結構416。接著，於基板102中植入井區106。之後，於井區106中形成源極區及汲極區，亦即第一重摻雜區108及第二重摻雜區110。於井區106中植入場區414。接著，依序形成閘介電質118及閘電極120。於井區106中植入輕摻雜區126及128。之後，於閘電極120的二側形成間隔物122及124。於第一重摻雜區108中形成第三重摻雜區130。之後可形成觸點及其他結構。
【0020】
由於場區並未形成於第二重摻雜區下，在根據實施例的半導體結構中，可避免源極區及汲極區之間的衝穿(punch-through)。因此，可以改善根據實施例的半導體結構的耐壓性。
【0021】
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧基板
104‧‧‧靜電放電保護元件
106‧‧‧井區
108‧‧‧第一重摻雜區
110‧‧‧第二重摻雜區
112‧‧‧閘極結構
114‧‧‧場區
116‧‧‧場氧化物
118‧‧‧閘介電質
120‧‧‧閘電極
122、124‧‧‧間隔物
126、128‧‧‧輕摻雜區
130‧‧‧第三重摻雜區

Claims (10)

  1. 【第1項】
    一種半導體結構，包括：
    一基板；
    一井區，形成於該基板中，該井區具有一第一摻雜類型；
    一第一重摻雜區，形成於該井區中，該第一重摻雜區具有一第二摻雜類型；
    一第二重摻雜區，形成於該井區中並與該第一重摻雜區分離，該第二重摻雜區具有該第二摻雜類型；
    一閘極結構，形成於該基板上介於該第一重摻雜區及該第二重摻雜區之間；
    一場區，形成於該井區中該第一重摻雜區及該閘極結構下，該場區具有該第一摻雜類型，其中該場區並未形成於該第二重摻雜區下；以及
    一場氧化物，形成於鄰接該第一重摻雜區處。
  2. 【第2項】
    如請求項1之半導體結構，其中該場區更延伸至該場氧化物下。
  3. 【第3項】
    如請求項1之半導體結構，更包括：
    一輕摻雜區，形成於該井區中鄰接該第二重摻雜區處，該輕摻雜區具有該第二摻雜類型。
  4. 【第4項】
    如請求項1之半導體結構，更包括：
    一第三重摻雜區，形成於該第一重摻雜區中，該第三重摻雜區具有該第一摻雜類型。
  5. 【第5項】
    如請求項1之半導體結構，更包括：
    一第四重摻雜區，形成於該第二重摻雜區中，該第四重摻雜區具有該第一摻雜類型。
  6. 【第6項】
    如請求項1之半導體結構，更包括：
    一深井區，形成於該基板中，該深井區具有該第二摻雜類型，其中該井區係形成於該深井區中。
  7. 【第7項】
    如請求項1之半導體結構，更包括：
    一靜電放電保護元件，包括該井區、該第一重摻雜區、該第二重摻雜區、該閘極結構及該場區。
  8. 【第8項】
    一種半導體結構，包括：
    一基板；
    一井區，形成於該基板中，該井區具有一第一摻雜類型；
    一第一重摻雜區，形成於該井區中，該第一重摻雜區具有一第二摻雜類型；
    一第二重摻雜區，形成於該井區中並與該第一重摻雜區分離，該第二重摻雜區具有該第二摻雜類型；
    一閘極結構，形成於該基板上介於該第一重摻雜區及該第二重摻雜區之間；
    一場區，形成於該井區中該第一重摻雜區及該閘極結構下，該場區具有該第一摻雜類型，其中該場區並未形成於該第二重摻雜區下；以及
    一淺溝槽隔離結構，形成於鄰接該第一重摻雜區處。
  9. 【第9項】
    如請求項8之半導體結構，更包括：
    一輕摻雜區，形成於該井區中鄰接該第二重摻雜區處，該輕摻雜區具有該第二摻雜類型。
  10. 【第10項】
    如請求項8之半導體結構，更包括：
    一第三重摻雜區，形成於該第一重摻雜區中，該第三重摻雜區具有該第一摻雜類型。


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