TWI478345B - 半導體結構及其形成方法 - Google Patents

Description

半導體結構及其形成方法

本發明係有關於半導體結構及其形成方法，特別係有關於高壓半導體結構及其形成方法。

在近幾十年間，半導體業界持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。

縮小裝置面積通常會嚴重犧牲半導體結構的電性效能。為了維持半導體結構的電性效能，特別在半導體結構為高壓裝置的情況下，必須使用大的裝置面積，然而，這會阻礙半導體結構微縮化的發展。

本揭露係有關於半導體結構及其形成方法。半導體結構可縮減裝置面積並具有預期的電性效能。

提供一種半導體結構。半導體結構包括基體、閘極、源極、汲極與基體接觸區。閘極位於基體上。源極與汲極分別位於閘極之相對兩側上的基體中。基體接觸區僅位於基體鄰近源極的一區域中並電性連接至基體。

提供一種半導體結構。半導體結構包括基體、閘極、源極、汲極、通道區域與基體接觸區。閘極位於基體上。源極與汲極分別位於閘極之相對兩側上的基體中。通道區域位於閘極下方，並位於源極與汲極之間。通道區域具有第一尺寸。基體接觸區位於基體的一區域中並電性連接至 基體。基體接觸區具有一第二尺寸。第二尺寸係大於、等於第一尺寸的50%。

提供一種半導體結構的形成方法。方法包括以下步驟。於基體上形成閘極。於閘極之相對兩側上的基體中分別形成源極與汲極。僅在基體鄰近源極的一區域中形成基體接觸區。基體接觸區係電性連接至基體。

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖繪示根據一實施例之半導體結構的上視圖。半導體結構包括基體(bulk)102、閘極104、源極106、汲極108與基體接觸區110。閘極104、源極106、汲極108與基體接觸區110係位於基體102中。淡摻雜區112可形成在基體102中。於其他實施例中，淺摻雜區112亦可省略。源極106與汲極108分別位於閘極104之相對兩側上。基體102可由隔離元件114定義出。隔離元件114可包括第一摻雜區116與形成在第一摻雜區116中的第二摻雜區118。第二摻雜區118可為重摻雜的。隔離元件114可形成在基底(substrate)120中。基底120可電性連接至基底接觸區122。閘極104可電性連接至閘極接觸區124。

請參照第1圖，於實施例中，基體102、基底120與基底接觸區122可具有第一導電型。基體接觸區110可包括形成在基體102中的一摻雜區例如重摻雜區，並具有第一導電型。然本揭露並不限於此，於其他實施例中，基體接觸區110亦可包括基體102與其他接觸元件(未顯示)接 觸而電性連接的一區域，更詳細地舉例來說，此區域係指基體102與其他接觸元件(未顯示)之間的介面。接觸元件可包括例如導電插塞(plug)、導電窗(via)等等。基體102可藉由基體接觸區110電性連接至接觸元件而電性連接至一電壓端，例如接地端。基體接觸區110可稱作基體收拾(bulk pick-up)區，用以收拾操作半導體結構過程中產生的載子例如電子、電洞。源極106、汲極108、淡摻雜區112與隔離元件114的第一摻雜區116與第二摻雜區118可具有相反於第一導電型的第二導電型。舉例來說，第一導電型係為N導電型，第二導電型係為P導電型。或者，第一導電型係為P導電型，第二導電型係為N導電型。

請參照第1圖，基體接觸區110係僅位於基體102鄰近源極106的一區域中。於一實施例中，基體接觸區110與閘極104係分別位於源極106之相反兩側上。

請參照第1圖，位於源極106與汲極108之間的通道區域具有一第一尺寸S11。基體接觸區110具有一第二尺寸S12。第二尺寸S12係實質上大於、等於第一尺寸S11的50%，舉例來說，第二尺寸S12係實質上大於、等於第一尺寸S11的50%，並小於、等於第一尺寸S11的85%。於一實施例中，第一尺寸S11的方向係實質上垂直於第二尺寸S12的方向。於一實施例中，第一尺寸S11的方向係通道區域中載子流動方向，第二尺寸S12的方向係基體接觸區110的長軸方向。

第2圖為根據一實施例之半導體結構的Id-Vd曲線圖。半導體結構係為隔離的(isolated)HVNMOS，測試環境 為25℃，閘極電壓(Vg)為38V(最大基底電流(Isub maximum))，汲極電壓(Vd)為0V~32V，源極電壓(Vs)為0V，基體電壓(Vb)為0V(接地)。第2圖顯示基體接觸區之第二尺寸係為通道區域之第一尺寸的50%~85%時，半導體結構的on-BVD約為29V，其明顯大於基體接觸區之第二尺寸係為通道區域之第一尺寸的40%時，半導體結構的on-BVD(約24V)，並大於基體接觸區之第二尺寸係為通道區域之第一尺寸的30%時，半導體結構的on-BVD(約23V)，也大於基體接觸區之第二尺寸係為通道區域之第一尺寸的15%時，半導體結構的on-BVD(約21V)。由此可知，HVNMOS在基體接觸區之第二尺寸係實質上大於、等於通道區域之第一尺寸的50%時，係具有最佳化的開啟崩潰電壓(on-BVD)。

第3圖繪示根據一實施例之半導體結構的上視圖。第3圖所示的半導體結構與第1圖所示的半導體結構的差異在於，基體接觸區110係僅位於基體102鄰近汲極108而遠離源極106的一區域中。位於源極106與汲極108之間的通道區域具有第一尺寸S11。基體接觸區110具有第二尺寸S12。

第4圖繪示根據一實施例之半導體結構的上視圖。第4圖所示的半導體結構與第1圖所示的半導體結構的差異在於，基體接觸區210係具有矩形環狀的輪廓，並圍繞閘極104、源極106、汲極108與淡摻雜區112。位於源極106與汲極108之間的通道區域具有第一尺寸S11。基體接觸區210具有第二尺寸S22。

第5圖為半導體結構的Id-Vd曲線圖，其中曲線A係 為根據第4圖之半導體結構的電性曲線，曲線B係為根據第1圖之半導體結構的電性曲線，曲線C係為根據第3圖之半導體結構的電性曲線。半導體結構係為隔離的(isolated)HVNMOS。基體接觸區之第二尺寸係實質上大於、等於通道區域之第一尺的50%。測試環境為25℃，閘極電壓(Vg)為38V(最大基底電流(Isub maximum))，汲極電壓(Vd)為0V~32V，源極電壓(Vs)為0V，基體電壓(Vb)為0V(接地)。從第5圖可發現，具有基體接觸區110係僅位於基體102鄰近於源極106之區域中的半導體結構(第1圖)其崩潰電壓(on-BVD)(約29V)係明顯大於具有基體接觸區110係僅位於基體102鄰近於汲極108之區域中的半導體結構(第3圖)(約23V)。此外，具有基體接觸區110係僅位於基體102鄰近於源極106之區域中的半導體結構(第1圖)其崩潰電壓(約29V)係近似於具有矩形環狀輪廓之基體接觸區210的半導體結構(第4圖)(約31V)，而第1圖所示之半導體結構可佔用比第4圖所示之半導體結構更小的裝置面積。因此，第1圖所示之具有基體接觸區110係僅位於基體102鄰近於源極106之區域中的半導體結構可同時達到減少裝置面積並維持優良電性的裝置。

第6圖繪示根據一實施例之半導體結構的上視圖。第6圖所示的半導體結構與第1圖所示的半導體結構的差異在於，閘極包括第一閘極104A與第二閘極104B，分別位於汲極108的相反兩側上。源極包括第一源極106A與第二源極106B。第一源極106A位於第一閘極104A遠離汲極108之一側上的基體102中。第二源極106B位於第二閘極 104B遠離汲極108之一側上的基體102中。基體接觸區包括第一基體接觸區110A與第二基體接觸區110B。第一基體接觸區110A僅位於基體102鄰近第一源極106A的一區域中，並電性連接至基體102。第二基體接觸區110B僅位於基體102鄰近第二源極106B的一區域中，並電性連接至基體102。於一實施例中，第一閘極104A與第一基體接觸區110A分別位於第一源極106A的相反兩側上。第二閘極104B與第二基體接觸區110B分別位於第二源極106B的相反兩側上。

請參照第6圖，於實施例中，第一基體接觸區110A的第二尺寸S12係實質上大於、等於位於第一源極106A與汲極108之間之通道區域的第一尺寸S11的50%。舉例來說，第二尺寸S12係實質上大於、等於第一尺寸S11的50%，並小於、等於第一尺寸S11的85%。於一實施例中，第一尺寸S11的方向係實質上垂直於第二尺寸S12的方向。於一實施例中，第一尺寸S11的方向係通道區域中載子流動方向，第二尺寸S12的方向係第一基體接觸區110A的長軸方向。請參照第6圖，第二基體接觸區110B的第二尺寸S32係實質上大於、等於位於第二源極106B與汲極108之間之通道區域的第一尺寸S31的50%。舉例來說，第二尺寸S32係實質上大於、等於第一尺寸S31的50%，並小於、等於第一尺寸S31的85%。於一實施例中，第一尺寸S31的方向係實質上垂直於第二尺寸S32的方向。於一實施例中，第一尺寸S31的方向係通道區域中載子流動方向，第二尺寸S32的方向係第二基體接觸區110B的長 軸方向。第6圖所示之半導體結構可具有小的裝置面積並維持崩潰電壓。

第7圖繪示根據一實施例之半導體結構的上視圖。第7圖所示的半導體結構與第1圖所示的半導體結構的差異在於，基體接觸區包括第一基體接觸區110C與第二基體接觸區110D。第一基體接觸區110C可位於源極106遠離閘極104的一側上。第二基體接觸區110D可位於汲極108遠離閘極104的一側上。於一實施例中，第一基體接觸區110C與第二基體接觸區110D係藉由閘極104、源極106與汲極108互相分開。於實施例中，第一基體接觸區110C的第二尺寸S12與第二基體接觸區110D的第二尺寸S42皆實質上大於、等於通道區域之第一尺寸S11的50%，舉例來說，第一基體接觸區110C的第二尺寸S12與第二基體接觸區110D的第二尺寸S42皆實質上大於、等於通道區域之第一尺寸S11的50%，並小於、等於第一尺寸S11的85%。於一實施例中，第一尺寸S11的方向係實質上垂直於第二尺寸S12、S42的方向。於一實施例中，第一尺寸S11的方向係通道區域中載子流動方向，第二尺寸S12的方向係第一基體接觸區110C的長軸方向，第二尺寸S42的方向係第二基體接觸區110D的長軸方向。第7圖所示之半導體結構可具有小的裝置面積並維持崩潰電壓。

第8圖繪示根據一實施例之半導體結構的剖面圖，其可沿著第1圖中的AB線畫出。閘極104係位於基體102上。閘極104可包括介電層126、電極層128與間隙壁130。源極106與汲極108分別位於閘極104之相對兩側上的基 體102中。淡摻雜區112位在閘極104之側邊上的基體102中。基體接觸區110係僅位於基體102鄰近源極106的區域中並電性連接至基體102。於一實施例中，基體接觸區110係為形成於基體102中的一摻雜區。通道區域132係位於閘極104下方，並位於源極106與汲極108之間。通道區域132係具有第一尺寸S11。基體102可由隔離元件114定義出。隔離元件114可包括、但不限於第一摻雜區116、第二摻雜區118與埋藏區134。於其他實施例中，亦可使用其他的隔離元件例如由介電材料形成的深溝槽隔離(未顯示)。於一實施例中，第一摻雜區116、第二摻雜區118與埋藏區134皆具有第二導電型。基底120與基體102具有第一導電型。

第9圖繪示根據一實施例之半導體結構的剖面圖。第9圖所示的半導體結構與第8圖所示的半導體結構的差異在於，此例係省略了第8圖中所示之閘極104的間隙壁130與淡摻雜區112。通道區域232係位於閘極204下方，並位於源極206與汲極208之間。通道區域232係具有第一尺寸S51。基體接觸區110係僅位於基體102鄰近源極206的區域中並電性連接至基體102。

第10圖繪示根據一實施例之半導體結構的剖面圖。第10圖所示的半導體結構與第8圖所示的半導體結構的差異在於，係形成介電元件136於基體102與隔離元件114上。源極106與汲極108可藉由介電元件136與基體接觸區110或隔離元件114的第二摻雜區118分開。於實施例中，介電元件136並不限於場氧化物，也可包括其他適合 的結構例如淺溝槽隔離(未顯示)。

第11圖至第12圖繪示根據第10圖所示之半導體結構的製造流程。請參照第11圖，提供基底120。基底120可包括但不限於研磨的矽晶圓(polished wafer)(例如N型或P型)、絕緣層上覆矽(silicon on insulator wafer(SOI))、磊晶層(EPI)(具有例如P/P-,P/P+,N/N+的形式)、氬退火的晶圓(argon anneal wafer)(例如N型或P型)、SiC、GaAs、AlN、ZnO、或其他合適的半導體材料。

請參照第11圖，舉例來說，於具有第一導電型的基底120中形成基體102與隔離元件114的埋藏區134與第一摻雜區116。隔離元件114的埋藏區134與第一摻雜區116可以摻雜基底120的方式形成，其中係摻雜具有第二導電型的雜質。於一實施例中，舉例來說，係在對一基底120的頂部分進行摻雜以形成埋藏區134之後，在基底120與埋藏區134上形成磊晶層，然後對磊晶層進行摻雜以形成第一摻雜區116。於一實施例中，基體102可以摻雜基底120(或磊晶層)的方式形成，其中係摻雜具有第一導電型的雜質。

請參照第12圖，於基體102上形成閘極104的介電層126。介電層126可包括、但不限於氧化物或氮化物，例如氧化矽、氮化矽、氮氧化矽等等。於閘極104的介電層126上形成電極層128。電極層128可包括、但不限於金屬、多晶矽、金屬矽化物等等。在閘極104的介電層126與電極層128的側壁上形成間隙壁130。間隙壁130可包括、但不限於氧化物或氮化物，例如氧化矽、氮化矽、氮 氧化矽等等。利用摻雜的方式於閘極104之側邊上的基體102中形成淡摻雜區112，其中係摻雜具有第二導電型的雜質。於基體102與隔離元件114的第一摻雜區116上形成介電元件136。介電元件136並不限於如第12圖所示的場氧化物。於其他實施例中，介電元件136可包括例如淺溝槽隔離。

請參照第10圖，分別於閘極104相對兩側上的基體102中形成源極106與汲極108。源極106與汲極108可以摻雜淡摻雜區112的方式形成。源極106與汲極108係摻雜具有第二導電型的雜質所形成。舉例來說，對基體102進行摻雜以形成基體接觸區110，其中係摻雜具有第一導電型的雜質。可對第一摻雜區116進行摻雜以形成隔離元件114的第二摻雜區118，其中係摻雜具有第二導電型的雜質。

根據實施例之半導體結構的製造方法簡單，適用於所有的電路設計。舉例來說，半導體結構係為MOSFET、PMOS、NMOS、EDNMOS、EDPMOS、LDNMOS、LDPMOS、LDD MOS、DDDNMOS、BCD、或其他可能的裝置。半導體結構亦可應用至高壓(HV)裝置。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧基體

104、204‧‧‧閘極

104A‧‧‧第一閘極

104B‧‧‧第二閘極

106、206‧‧‧源極

106A‧‧‧第一源極

106B‧‧‧第二源極

108、208‧‧‧汲極

110、210‧‧‧基體接觸區

110A、110C‧‧‧第一基體接觸區

110B、110D‧‧‧第二基體接觸區

112‧‧‧淺摻雜區

114‧‧‧隔離元件

116‧‧‧第一摻雜區

118‧‧‧第二摻雜區

120‧‧‧基底

122‧‧‧基底接觸區

124‧‧‧閘極接觸區

126‧‧‧介電層

128‧‧‧電極層

130‧‧‧間隙壁

132、232‧‧‧通道區域

134‧‧‧埋藏區

136‧‧‧介電元件

S11、S31、S51‧‧‧第一尺寸

S12、S22、S32、S42‧‧‧第二尺寸

第1圖繪示根據一實施例之半導體結構的上視圖。

第2圖為根據實施例之半導體結構的Id-Vd曲線圖。

第3圖繪示根據一實施例之半導體結構的上視圖。

第4圖繪示根據一實施例之半導體結構的上視圖。

第5圖為根據實施例之半導體結構的Id-Vd曲線圖。

第6圖繪示根據一實施例之半導體結構的上視圖。

第7圖繪示根據一實施例之半導體結構的上視圖。

第8圖繪示根據一實施例之半導體結構的剖面圖。

第9圖繪示根據一實施例之半導體結構的剖面圖。

第10圖繪示根據一實施例之半導體結構的剖面圖。

第11圖至第12圖繪示根據一實施例之半導體結構的製造流程。

102‧‧‧基體

104‧‧‧閘極

106‧‧‧源極

108‧‧‧汲極

110‧‧‧基體接觸區

112‧‧‧淺摻雜區

114‧‧‧隔離元件

116‧‧‧第一摻雜區

118‧‧‧第二摻雜區

120‧‧‧基底

122‧‧‧基底接觸區

124‧‧‧閘極接觸區

S11‧‧‧第一尺寸

S12‧‧‧第二尺寸

Claims (8)

1. 一種半導體結構，包括：一基體；一閘極，位於該基體上；一源極；一汲極，其中該源極與該汲極分別位於該閘極之相對兩側上的該基體中；一通道區域，位於該閘極下方，並位於該源極與該汲極之間，該通道區域具有一第一尺寸；以及一基體接觸區，僅位於該基體鄰近該源極的一區域中並電性連接至該基體，該基體接觸區具有一第二尺寸，該第二尺寸係實質上大於、等於該第一尺寸的50%。
2. 如申請專利範圍第1項所述之半導體結構，其中該第一尺寸的方向係實質上垂直於該第二尺寸的方向。
3. 如申請專利範圍第1項所述之半導體結構，更包括一通道區域，位於該閘極下方，並位於該源極與該汲極之間，該通道區域具有一第一尺寸，該基體接觸區具有一第二尺寸，該第二尺寸係實質上大於、等於該第一尺寸的50%，並小於、等於該第一尺寸的85%。
4. 如申請專利範圍第1項所述之半導體結構，其中該閘極包括一第一閘極與一第二閘極，分別位於該汲極的相反兩側上，該源極包括一第一源極與一第二源極，該第一源極位於該第一閘極遠離該汲極的一側上，該第二源極位於該第 二閘極遠離該汲極的一側上，該基體接觸區包括一第一基體接觸區與一第二基體接觸區，該第一基體接觸區僅位於該基體鄰近該第一源極的一區域中，該第二基體接觸區僅位於該基體鄰近該第二源極的一區域中。
5. 一種半導體結構，包括：一基體；一閘極，位於該基體上；一源極；一汲極，其中該源極與該汲極分別位於該閘極之相對兩側上的該基體中；一通道區域，位於該閘極下方，並位於該源極與該汲極之間，其中該通道區域具有一第一尺寸；以及一基體接觸區，位於該基體的一區域中並電性連接至該基體，該基體接觸區具有一第二尺寸，該第二尺寸係實質上大於、等於該第一尺寸的50%。
6. 如申請專利範圍第5項所述之半導體結構，其中該第一尺寸的方向係實質上垂直於該第二尺寸的方向。
7. 如申請專利範圍第5項所述之半導體結構，其中該第二尺寸係實質上大於、等於該第一尺寸的50%，並小於、等於該第一尺寸的85%。
8. 一種半導體結構的形成方法，包括：於一基體上形成一閘極；於該閘極之相對兩側上的該基體中分別形成一源極 與一汲極；於該閘極下方形成一通道區域，該通道區域位於該源極與該汲極之間，且具有一第一尺寸；以及僅在該基體鄰近該源極的一區域中形成一基體接觸區，該基體接觸區係電性連接至該基體，該基體接觸區具有一第二尺寸，該第二尺寸係實質上大於、等於該第一尺寸的50%。