CN109216453B - 高压半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种高压半导体装置。此装置包括一外延层形成于一半导体基底上。半导体基底内包括具有第一导电型的一第一掺杂区，且外延层内包括具有第二导电型的一基体区以及具有第一导电型的一第二掺杂区及一第三掺杂区。第二掺杂区及第三掺杂区分别位于基体区两相对侧。一源极区及一漏极区分别位于基体区及第二掺杂区内，且一栅极结构位于外延层上。源极区下方且邻近于基体区底部处包括具有第二导电型的一第四掺杂区。第四掺杂区的掺杂浓度大于基体区的掺杂浓度。本发明亦提供上述高压半导体装置的制造方法。本发明可降低或消除基体效应而避免驱动电流随着施加于源极区的电压的增加而下降，进而提升或维持高压半导体装置的效能。
Description
技术领域
本发明是关于一种半导体技术，且特别是关于一种可降低基体效应(bodyeffect)及改善崩溃电压的高压半导体装置及其制造方法。
背景技术
高压半导体装置技术适用于高电压与高功率的集成电路领域。传统高压半导体装置(例如，水平式扩散金属氧化物半导体场效应晶体管(Lateral diffused MOSFET,LDMOSFET))的优点在于符合成本效益，且易相容于其他工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通信、车用电子或工业控制等领域中。
在传统的水平式扩散金属氧化物半导体场效应晶体管中，源极区通常经由一基体区(body region)与下方的半导体基底电连接。因此，当源极区耦接至一内部电路或电阻时，会引发基体效应而改变晶体管的临限电压(threshold voltage)。如此一来，晶体管的驱动电流会随着施加于源极区的电压的增加而下降，因而降低晶体管的效能。
因此，有必要寻求一种高压半导体装置及其制造方法，其能够解决或改善上述的问题。
发明内容
本发明一实施例提供一种高压半导体装置，包括：一外延层(epitaxial layer)，形成于一半导体基底上；具有一第一导电型的一第一掺杂区，位于半导体基底内；具有一第二导电型的一基体区，位于外延层内且与第一掺杂区接触；具有第一导电型的一第二掺杂区及一第三掺杂区，分别位于基体区两相对侧的外延层内且与基体区接触；一源极区及一漏极区，分别位于基体区及第二掺杂区内；一栅极结构，位于外延层上；以及具有第二导电型的一第四掺杂区，位于源极区下方且邻近于基体区底部，其中第四掺杂区的掺杂浓度大于基体区的掺杂浓度。
本发明另一实施例提供一种高压半导体装置的制造方法，包括：于一半导体基底内形成具有一第一导电型的一第一掺杂区；于半导体基底上形成一外延层；于外延层内形成具有一第二导电型的一基体区以及具有第一导电型的一第二掺杂区及一第三掺杂区，其中基体区与第一掺杂区接触，且第二掺杂区及第三掺杂区分别位于基体区两相对侧并与基体区接触；于邻近基体区底部处形成具有第二导电型的一第四掺杂区，其中第四掺杂区的掺杂浓度大于基体区的掺杂浓度；于外延层上形成一栅极结构；以及于基体区内形成一源极区，且于第二掺杂区内形成一漏极区，其中源极区位于第四掺杂区上方。
本发明可降低或消除基体效应而避免驱动电流随着施加于源极区的电压的增加而下降，进而提升或维持高压半导体装置的效能。
附图说明
图1A至图1G绘示出根据本发明一些实施例的高压半导体装置的制造方法的剖面示意图。
图2A至图2D分别绘示出根据本发明一些实施例的高压半导体装置的剖面示意图。
附图标号
10、20、30、40、50 高压半导体装置；
100 半导体基底；
102 第一掺杂区；
104 埋入层；
110 外延层；
112 阱；
112a 第二掺杂区；
112b 第三掺杂区；
116 场降区；
120 场绝缘层；
122 基体区；
123 第四掺杂区；
124、126 重掺杂区；
127 源极区；
128 漏极区；
130 栅极介电层；
132 栅极层；
133 栅极结构；
140、142、144 内连结构；
150 内层介电层；
W1、W2 宽度。
具体实施方式
以下说明本发明实施例的高压半导体装置及其制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。
本发明的实施例提供一种高压半导体装置，例如横向扩散金属氧化物半导体场效应晶体管，其利用不同于基体区的导电型的隔离掺杂区来隔离高压半导体装置中具有相同导电型的基体区与基底，进而降低或消除基体效应。再者，上述高压半导体装置利用相同于基体区的导电型的掺杂区来抑制基体区下方的表面电场，以缓和或避免装置的崩溃电压的下降。
请参照图1G，其绘示出根据本发明一实施例的高压半导体装置10的剖面示意图。在一些实施例中，高压半导体装置10可为一水平式扩散金属氧化物半导体场效应晶体管。在一些实施例中，高压半导体装置包括一半导体基底100，例如为硅基底、锗化硅(SiGe)基底、块体半导体(bulk semiconductor)基底、化合物半导体(compound semiconductor)基底、绝缘层上覆硅(silicon on insulator,SOI)基底或其他习用的半导体基底。
在一些实施例中，半导体基底100内具有一第一掺杂区102，例如一阱，其邻近于半导体基底100的上表面。第一掺杂区102具有一第一导电型，其不同于半导体基底100的一第二导电型。举例来说，第一导电型为N型，而第二导电型为P型。在其他实施例中，第一导电型可为P型，而第二导电型为N型。
在一些实施例中，高压半导体装置10更包括一外延层110，其形成于半导体基底100上，且具有相同于半导体基底100的第二导电型。外延层110内具有多个作为隔离结构的场绝缘层120。在一些实施例中，场绝缘层120可为场氧化物(field oxide)。举例来说，场绝缘层120为局部硅氧化层(local oxidation of silicon,LOCOS)或浅沟槽隔离(shallowtrench isolation,STI)结构。
在一些实施例中，高压半导体装置10更包括具有第二导电型的一基体区122及具有第一导电型及相同掺杂浓度的一第二掺杂区112a及一第三掺杂区112b。基体区122位于第一掺杂区102上的外延层110内，且基体区122由外延层110的上表面延伸至其下表面，使基体区122的底部可与第一掺杂区102接触。再者，第二掺杂区112a及第三掺杂区112b分别位于基体区122两相对侧的外延层110内且与基体区122接触。
在一些实施例中，第二掺杂区112a及第三掺杂区112b位于第一掺杂区102上方，且由外延层110的上表面延伸至其下表面，使第二掺杂区112a及第三掺杂区112b的底部可与第一掺杂区102接触。
在一些实施例中，第一掺杂区102与第二掺杂区112a及第三掺杂区112b具有相同的掺杂浓度。在此情形中，第一掺杂区102与第二掺杂区112a及第三掺杂区112b为阱。在一些实施例中，第二掺杂区112a及第三掺杂区112b可为利用基体区122隔开一阱112所形成的二个区域。在一些实施例中，第二掺杂区112a及第三掺杂区112b可为各自形成于外延层110内的独立阱。在一些实施例中，这些阱的掺杂浓度约在1.0×1014ions/cm3至1.0×1015ions/cm3的范围。
在其他实施例中，第一掺杂区102的掺杂浓度不同于第二掺杂区112a及第三掺杂区112b。举例来说，第一掺杂区102的掺杂浓度低于第二掺杂区112a及第三掺杂区112b。在一些范例中，第一掺杂区102的掺杂浓度约在1.0×1014ions/cm3至5.0×1015ions/cm3的范围，而第二掺杂区112a及第三掺杂区112b的掺杂浓度约在5.0×1015ions/cm3至1.0×1016ions/cm3的范围。在一些实施例中，第一掺杂区102、第二掺杂区112a及第三掺杂区112b作为水平式扩散金属氧化物半导体场效应晶体管的一漂移区。
在一些实施例中，高压半导体装置10更包括具有第二导电型的一第四掺杂区123，邻近于基体区122的底部。举例来说，第四掺杂区123完全位于第一掺杂区102内且与基体区122的底部接触。在一些实施例中，第四掺杂区123的掺杂浓度大于基体区122的掺杂浓度。亦即，第四掺杂区123中杂质的最小掺杂浓度大于基体区122中杂质的最大掺杂浓度。在一些范例中，第四掺杂区123的掺杂浓度约在1.1×1016ions/cm3至5×1016ions/cm3的范围，而基体区122的掺杂浓度约在5.0×1015ions/cm3至1.0×1016ions/cm3的范围。
在一些实施例中，第四掺杂区123为一埋入层(buried layer)。在一些实施例中，第四掺杂区123具有一宽度W1(标示于图1D)小于或等于基体区122的宽度W2(标示于图1D)。再者，第四掺杂区123的宽度W1至少为基体区122的宽度W2的0.5倍至0.9倍。
在一些实施例中，高压半导体装置10更包括一源极区127、一漏极区128及一栅极结构133。源极区127及漏极区128分别位于基体区122及第二掺杂区112a内。源极区127位于第四掺杂区123上方且由具有第一导电型的重掺杂区126及具有第二导电型的重掺杂区124(其作为一基体接触区)所构成。再者，漏极区128仅由具有第一导电型的重掺杂区所构成。再者，栅极结构133位于外延层110上，且覆盖一部分的场绝缘层120，其中此场绝缘层120形成于源极区127及漏极区128之间的第二掺杂区112a内。栅极结构133通常包括一栅极介电层130及位于栅极介电层130上方的栅极层132。
在一些实施例中，高压半导体装置10可包括具有第一导电型的一场降区(fieldreduction region)116，其位于第二掺杂区112a内且对应于栅极结构133下方的场绝缘层120下方，用以降低表面电场。在一些实施例中，场降区116的掺杂浓度约为1.0×1015ions/cm3至1.0×1016ions/cm3。
在一些实施例中，高压半导体装置10更包括一内层介电(interlayerdielectric,ILD)层150及位于其中的多个内连结构140、142及144。在一些实施例中，内连结构140电连接于源极区127，以作为一源极电极；内连结构142电连接于漏极区216，以作为一漏极电极；以及内连结构144电连接于栅极结构133，以作为一栅极电极。
请参照图2A及图2B，其分别绘示出根据本发明其他实施例的高压半导体装置20及30剖面示意图，其中相同于图1G的部件使用相同的标号并省略其说明。在图2A中，高压半导体装置20具有相似于高压半导体装置10(如图1G所示)的结构。不同之处在于高压半导体装置20中邻近于基体区122的底部的第四掺杂区123完全位于基体区122内且与第一掺杂区102接触，使第四掺杂区123局部隔开基体区122与第一掺杂区102。
在图2B中，高压半导体装置30具有相似于高压半导体装置10(如图1G所示)的结构。不同之处在于高压半导体装置30中邻近于基体区122的底部的第四掺杂区123位于第一掺杂区102及基体区122内。
请参照图2C，其绘示出根据本发明其他实施例的高压半导体装置40剖面示意图，其中相同于图2A的部件使用相同的标号并省略其说明。在一些实施例中，高压半导体装置40具有相似于高压半导体装置20(如图2A所示)的结构。不同之处在于高压半导体装置40中更包括具有第一导电型的一埋入层104，位于基体区122与第一掺杂区102之间，使基体区122的底部及第四掺杂区123的底部与埋入层104的上表面接触。在一些实施例中，埋入层104的掺杂浓度大于第一掺杂区102的掺杂浓度。举例来说，埋入层104的掺杂浓度约在5×1016ions/cm3至9×1016ions/cm3。
请参照图2D，其绘示出根据本发明其他实施例的高压半导体装置50剖面示意图，其中相同于图1G的部件使用相同的标号并省略其说明。在一些实施例中，高压半导体装置50具有相似于高压半导体装置20(如图1G所示)的结构。不同之处在于高压半导体装置50中使用具有第一导电型的一埋入层104取代高压半导体装置20中的第一掺杂区102设置于基体区122下方。换句话说，高压半导体装置50中设置于基体区122下方的第一掺杂区为埋入层104。在此情形中，第二掺杂区112a及第三掺杂区112b可为阱，且埋入层104的掺杂浓度大于阱的掺杂浓度。
接着，请参照图1A至图1G，其绘示出根据本发明一实施例的高压半导体装置10制造方法的剖面示意图。请参照图1A，提供一半导体基底100。在一些实施例中，半导体基底100可为硅基底、锗化硅基底、块体半导体基底、化合物半导体基底、绝缘层上覆硅基底或其他习用的半导体基底。
接着，可通过离子注入工艺及热工艺，于半导体基底100内形成一第一掺杂区102，例如一阱，其邻近于半导体基底100的上表面。第一掺杂区102具有第一导电型，其不同于半导体基底100的一第二导电型，以作为隔离半导体基底100与后续形成的基体区的一隔离掺杂区。举例来说，第一导电型为N型，而第二导电型为P型。在其他实施例中，第一导电型可为P型，而第二导电型为N型。
接着，请参照图1B，可通过外延生长工艺于半导体基底100上形成具有第二导电型的一外延层110。接着，可通过离子注入工艺及热工艺，于外延层110内形成具有第一导电型的一掺杂区，例如阱112。在一些实施例中，阱112的掺杂浓度可相同于第一掺杂区102。在其他实施例中，阱112的掺杂浓度可不同于第一掺杂区102。
接着，请参照图1C，于外延层110内形成多个作为隔离结构的场绝缘层120，其中至少一场绝缘层形成于阱112内。在一些实施例中，场绝缘层120可为场氧化物。在一范例中，场绝缘层120为局部硅氧化层(LOCOS)。在其他实施例中，场绝缘层120可为浅沟槽隔离(STI)结构。需注意的是在其他实施例中，可于形成场绝缘层120后，于外延层110内形成阱112。
接着，请参照图1D，可通过离子注入工艺及热工艺，于外延层110的阱112内形成具有第二导电型的一基体区122，以将阱112分隔成具有第一导电型及相同掺杂浓度的一第二掺杂区112a及一第三掺杂区112b。
如图1D所示，基体区122位于第一掺杂区102上的外延层110内，且基体区122由外延层110的上表面延伸至其下表面，使基体区122的底部可与第一掺杂区102接触。再者，第二掺杂区112a及第三掺杂区112b分别位于基体区122两相对侧的外延层110内且与基体区122接触。在一些实施例中，第二掺杂区112a及第三掺杂区112b位于第一掺杂区102上方，且由外延层110的上表面延伸至其下表面，使第二掺杂区112a及第三掺杂区112b的底部可与第一掺杂区102接触。
在其他实施例中，可在形成基体区122之前或之后，通过各自的离子注入工艺形成第二掺杂区112a及第三掺杂区112b。
接着，请再参照图1D，可通过离子注入工艺，于邻近基体区122的底部处形成具有第二导电型的一第四掺杂区123。举例来说，于基体区122下方的第一掺杂区102内形成第四掺杂区123。在此情形中，第四掺杂区123完全位于第一掺杂区102内且与基体区122的底部接触。在一些实施例中，第四掺杂区123的掺杂浓度大于基体区122的掺杂浓度。亦即，第四掺杂区123中杂质的最小掺杂浓度大于基体区122中杂质的最大掺杂浓度。
在一些实施例中，第四掺杂区123为一埋入层。在一些实施例中，第四掺杂区123具有一宽度W1小于或等于基体区122的宽度W2。再者，第四掺杂区123的宽度W1至少为基体区122的宽度W2的0.5倍至0.9倍。
接着，请再参照图1D，可选择性地于场绝缘层120下方的第二掺杂区112a内形成具有第二导电型的一场降区116，其用以降低表面电场。场降区116上方的场绝缘层120会位于后续形成的源极区与漏极区之间。
接着，请参照图1E，可利用已知MOS工艺于外延层110上形成一栅极结构133，其中栅极结构133局部覆盖场降区116上方的场绝缘层120。栅极结构133通常包括一栅极介电层130及位于栅极介电层130上方的栅极层132。
接着，请参照图1F，可通过离子注入工艺，于基体区122内形成一源极区127，且于第二掺杂区112a内形成一漏极区128。源极区127由具有第一导电型的重掺杂区126及具有第二导电型的重掺杂区124(其作为一基体接触区)所构成。再者，漏极区128仅由具有第一导电型的重掺杂区所构成。
接着，请参照图1G，可利用已知金属化工艺，于外延层110上形成一金属化层，并覆盖栅极结构133。如此一来，便形成高压半导体装置10。在一些实施例中，金属化层可包括一内层介电(ILD)层150及位于其中的多个内连结构140、142及144。在一些实施例中，内连结构140电连接于源极区127，以作为一源极电极；内连结构142电连接于漏极区216，以作为一漏极电极；以及内连结构144电连接于栅极结构133，以作为一栅极电极。
可以理解的是可采用相同或相似于图1A至图1G所示的方法来制作图2A至图2D分别所示的高压半导体装置20、30、40及50。
根据上述实施例，基体区的底部形成了具有不同于基体区的导电型的掺杂区，此掺杂区与位于基体区的两相对侧的掺杂区构成连续的隔离结构，以隔离高压半导体装置中具有相同导电型的基体区与基底。如此一来，可降低或消除基体效应而避免驱动电流随着施加于源极区的电压的增加而下降，进而提升或维持高压半导体装置的效能。
当基体区下方存在不同导电型的隔离掺杂区以及当场降区的掺杂浓度降低时，基体区下方的表面电场会增加而导致崩溃电压下降。然而，根据上述实施例，位于基体区底部下方的隔离掺杂区与基体区之间具有相同于基体区的导电型的掺杂区，且此掺杂区的掺杂区的掺杂浓度大于基体区的掺杂浓度。因此，此掺杂区可协助场降区来降低基体区下方的表面电场，以缓和或避免高压半导体装置的崩溃电压的下降。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中相关技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
Claims (20)
1.一种高压半导体装置，其特征在于，包括：
一外延层，形成于一半导体基底上；
具有一第一导电型的一第一掺杂区，位于该半导体基底内；
具有一第二导电型的一基体区，位于该外延层内且与该第一掺杂区接触；
具有该第一导电型的一第二掺杂区及一第三掺杂区，分别位于该基体区两相对侧的该外延层内且与该基体区接触；
一源极区及一漏极区，分别位于该基体区及该第二掺杂区内；
一栅极结构，位于该外延层上；以及
具有该第二导电型的一第四掺杂区，位于该源极区下方且邻近于该基体区底部，其中该第四掺杂区的掺杂浓度大于该基体区的掺杂浓度。
2.如权利要求1所述的高压半导体装置，其特征在于，该第四掺杂区的宽度小于或等于该基体区的宽度。
3.如权利要求1所述的高压半导体装置，其特征在于，该第四掺杂区为一埋入层。
4.如权利要求1所述的高压半导体装置，其特征在于，该第四掺杂区完全位于该第一掺杂区内。
5.如权利要求1所述的高压半导体装置，其特征在于，该第四掺杂区完全位于该基体区内。
6.如权利要求5所述的高压半导体装置，其特征在于，更包括具有该第一导电型的一埋入层，位于该基体区与该第一掺杂区之间，其中该埋入层的掺杂浓度大于该第一掺杂区的掺杂浓度。
7.如权利要求5所述的高压半导体装置，其特征在于，该第一掺杂区为一埋入层，而该第二掺杂区及该第三掺杂区为阱，其中该埋入层的掺杂浓度大于该阱的掺杂浓度。
8.如权利要求1所述的高压半导体装置，其特征在于，该第四掺杂区位于该第一掺杂区及该基体区内。
9.如权利要求1所述的高压半导体装置，其特征在于，更包括：
一场绝缘层，位于该源极区及该漏极区之间的该第二掺杂区内，其中该栅极结构覆盖一部分的该场绝缘层；以及
具有该第二导电型的一场降区，位于该场绝缘层下方的该第二掺杂区内。
10.如权利要求1所述的高压半导体装置，其特征在于，该第一掺杂区、该第二掺杂区及该第三掺杂区具有相同的掺杂浓度。
11.一种高压半导体装置的制造方法，其特征在于，包括：
于一半导体基底内形成具有一第一导电型的一第一掺杂区；
于该半导体基底上形成一外延层；
于该外延层内形成具有一第二导电型的一基体区以及具有该第一导电型的一第二掺杂区及一第三掺杂区，其中该基体区与该第一掺杂区接触，且该第二掺杂区及该第三掺杂区分别位于该基体区两相对侧并与该基体区接触；
于邻近该基体区底部处形成具有该第二导电型的一第四掺杂区，其中该第四掺杂区的掺杂浓度大于该基体区的掺杂浓度；
于该外延层上形成一栅极结构；以及
于该基体区内形成一源极区，且于该第二掺杂区内形成一漏极区，其中该源极区位于该第四掺杂区上方。
12.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第四掺杂区的宽度小于或等于该基体区的宽度。
13.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第四掺杂区为一埋入层。
14.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第四掺杂区完全位于该第一掺杂区内。
15.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第四掺杂区完全位于该基体区内。
16.如权利要求15所述的高压半导体装置的制造方法，其特征在于，更包括于该基体区与该第一掺杂区之间形成具有该第一导电型的一埋入层，其中该埋入层的掺杂浓度大于该第一掺杂区的掺杂浓度。
17.如权利要求15所述的高压半导体装置的制造方法，其特征在于，该第一掺杂区为一埋入层，而该第二掺杂区及该第三掺杂区为阱，其中该埋入层的掺杂浓度大于该阱的掺杂浓度。
18.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第四掺杂区位于该第一掺杂区及该基体区内。
19.如权利要求11所述的高压半导体装置的制造方法，其特征在于，更包括：
于该第二掺杂区内形成一场绝缘层，其中该场绝缘层位于该源极区及该漏极区之间，且该栅极结构覆盖一部分的该场绝缘层；以及
于该场绝缘层下方的该第二掺杂区内形成具有该第二导电型的一场降区。
20.如权利要求11所述的高压半导体装置的制造方法，其特征在于，该第一掺杂区、该第二掺杂区及该第三掺杂区具有相同的掺杂浓度。
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