CN107180856B - 一种pmos器件结构 - Google Patents
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Abstract
本发明提供一种PMOS器件结构，包括P型轻掺杂衬底、N型轻掺杂外延层、P型漂移区、N型bulk端、P型源端、左N型埋层、左隔离区，P型漏端、右N型埋层、右右隔离区，本发明采用向左N型阱区中添加左N型埋层的方法，提高了该区域的载流子浓度，有效阻止了P型漂移区向左耗尽，从而有效地阻止了P型源端与P型漂移区的沟道PNP穿通；同理，通过向右N型阱区中添加右N型埋层有效地阻止了P型漂移区与P型隔离区形成的PNP穿通，提高了小尺寸下器件的可靠性，节省面积，通过向左N型阱区中添加P型调沟，可以降低由左N型阱区带来的阈值电压的提升，既提升了该区域的电子浓度，阻止穿通，又能使本发明结构阈值电压基本维持不变。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种PMOS器件结构。
背景技术
MOSFET，即金属氧化物半导体场效应管，是一类重要的微电子器件。这是一种电压控制，单子载流器件，它把电压输入的变化转换成电流输出的变化，其增益为MOS管的跨导，即电流和输入电压的比。MOS管凭借其输入阻抗高、噪声低、热稳定性好、制造工艺简单等特点，在阻抗变换，电子开关，电路驱动等领域应用广泛。PMOS是一种常用的MOSFET，在器件小型化过程中常常因为沟道变窄，在源漏极电压增大时，容易发生穿通，导致器件损坏。
发明内容
鉴于以上所述现有技术的缺点，本发明针对一种小尺寸PMOS结构容易发生沟道穿通导致耐压不够的问题，提出一种PMOS器件结构。
为实现上述发明目的，本发明技术方案如下：
一种PMOS器件结构，包括P型轻掺杂衬底、位于P型轻掺杂衬底上方的N型轻掺杂外延层，所述N型轻掺杂外延层包括位于其内部中间的P型漂移区，P型漂移区外部左侧包括有：N型bulk端、N型bulk端右侧的P型源端、P型源端右侧下方的左N型埋层、N型bulk端左侧的左隔离区，所述左隔离区包括左P型隔离区、左P型隔离区下方的左P型埋层隔离区，P型漂移区的内部右侧顶端设有P型漏端，P型漂移区外部右侧包括有：右N型埋层、右N型埋层外部右侧的右隔离区，所述右隔离区包括右P型隔离区、右P型隔离区下方的右P型埋层隔离区，N型轻掺杂外延层上方覆盖一层氧化层；在N型bulk端与P型源端之上淀积金属电极形成源极，在P型漏端之上淀积金属电极形成漏极，在P型调沟和P型漂移区之上淀积多晶硅形成栅极。
作为优选方式，还包括位于P型漂移区外部左侧的左N型阱区，所述N型bulk端位于左N型阱区内部顶端左侧，所述P型源端位于左N型阱区内部顶端中间，所述左N型埋层位于P型源端右侧下方的左N型阱区内部。
作为优选方式，还包括位于左N型阱区内部的P型调沟，所述P型调沟位于P型源端右侧、左N型埋层上方。
作为优选方式，还包括位于P型漂移区外部右侧的右N型阱区，右N型埋层位于右N型阱区内部。
作为优选方式，所述器件结构中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时，N型掺杂变为P型掺杂。
作为优选方式，左N型阱区和P型漂移区相接或有间隙，右N型阱区与P型漂移区相接或有间隙。
作为优选方式，左N型阱区和左隔离区相接或有间隙，右N型阱区与右隔离区相接或有间隙。
作为优选方式，P型调沟为N型材料。
作为优选方式，所述器件结构所用半导体材料为体硅材料或为SOI材料。
本发明的有益效果为：本发明采用向左N型阱区中添加左N型埋层的方法，提高了该区域的载流子浓度，有效阻止了P型漂移区向左耗尽，从而有效地阻止了P型源端与P型漂移区的沟道PNP穿通；同理，通过向右N型阱区中添加右N型埋层有效地阻止了P型漂移区与P型隔离区形成的PNP穿通，提高了小尺寸下器件的可靠性，节省面积。通过向左N型阱区中添加P型调沟，可以降低由左N型阱区带来的阈值电压的提升，既提升了该区域的电子浓度，阻止穿通，又能使本发明结构阈值电压基本维持不变。
附图说明
图1为PMOS的传统结构；
图2为本发明实施例1的结构图；
图3为本发明实施例2的结构图；
图4为本发明实施例3的结构图。
图5为本发明实施例3结构和传统结构的关断电压曲线比较图；
其中，1为P型漏端，2为P型源端，3为N型bulk端，4为氧化层，5为源极，6为栅极，7为漏极，8为P型调沟，9为P型漂移区，101为左N型埋层，102为右N型埋层，111为左N型阱区，112为右N型阱区，121为左P型隔离区，131为左P型埋层隔离区，122为右P型隔离区，132为右P型埋层隔离区，14为N型轻掺杂外延层，15为P型轻掺杂衬底。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图2所示，一种PMOS器件结构，包括P型轻掺杂衬底15、位于P型轻掺杂衬底15上方的N型轻掺杂外延层14，所述N型轻掺杂外延层14包括位于其内部中间的P型漂移区9，P型漂移区9外部左侧包括有：N型bulk端3、N型bulk端3右侧的P型源端2、P型源端2右侧下方的左N型埋层101、N型bulk端3左侧的左隔离区，所述左隔离区包括左P型隔离区121、左P型隔离区121下方的左P型埋层隔离区131，P型漂移区9的内部右侧顶端设有P型漏端1，P型漂移区9外部右侧包括有：右N型埋层102、右N型埋层102外部右侧的右隔离区，所述右隔离区包括右P型隔离区122、右P型隔离区122下方的右P型埋层隔离区132，N型轻掺杂外延层14上方覆盖一层氧化层4；在N型bulk端3与P型源端2之上淀积金属电极形成源极5，在P型漏端1之上淀积金属电极形成漏极7，在P型调沟8和P型漂移区9之上淀积多晶硅形成栅极6。
进一步的，所述器件结构中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时，N型掺杂变为P型掺杂。
进一步的，所述器件结构所用半导体材料为体硅材料或为SOI材料。
实施例2
如图3所示，本实施例和实施例1基本相同，区别在于：还包括位于P型漂移区9外部右侧的右N型阱区112，右N型埋层102位于右N型阱区112内部。
实施例3
如图4所示，本实施例和实施例1基本相同，区别在于：还包括位于P型漂移区9外部左侧的左N型阱区111，所述N型bulk端3位于左N型阱区111内部顶端左侧，所述P型源端2位于左N型阱区111内部顶端中间，所述左N型埋层101位于P型源端2右侧下方的左N型阱区111内部。还包括位于左N型阱区111内部的P型调沟8，所述P型调沟8位于P型源端2右侧、左N型埋层101上方。
进一步的，左N型阱区111和P型漂移区9相接或有间隙，右N型阱区112与P型漂移区9相接或有间隙。
进一步的，左N型阱区111和左隔离区相接或有间隙，右N型阱区112与右隔离区相接或有间隙。
进一步的，P型调沟8为N型材料。
借助仿真软件对本实施例的横向低压PMOS器件进行工艺仿真，仿真参数为：初始硅片采用晶向为<100>的硅片，P型衬底电阻率为80Ω·cm；N型外延层电阻率为2Ω·cm，；左右两个P型埋层隔离区硼的注入剂量为6E12cm-2；左右两个N型阱区采用两次注入，第一次注入剂量为1E12cm-2，第二次注入剂量为4E12cm-2；左右两个P型隔离区，中间的P型漂移区采用多次注入硼，包括一次注入剂量为1.2E12cm-2的注入，一次注入剂量为1.2E12cm-2；左右两个N型埋层和N型bulk端采用两次注入；栅氧层厚度为60nm；源端，漏端，P型调沟采用两次注入，第一次注入剂量为3E13cm-2，第二次注入剂量为2.6E15cm-2；淀积的金属电极厚度为1.5um；器件沟道长度1.5um。
图5为该PMOS结构的关断电压曲线图，从图中可以看出图1所示的传统结构的PMOS击穿电压约为10V，而图4所示的本发明击穿电压约为34V，可见N型埋层和P型调沟提高了器件的稳定性，在不改变器件尺寸的前提下耐压得到大幅提升。满足了小尺寸下的器件设计要求，提高了其可靠性，降低了成本。
实施例4
本实施例和实施例1基本相同，区别在于：还包括位于P型漂移区9外部左侧的左N型阱区111，所述N型bulk端3位于左N型阱区111内部顶端左侧，所述P型源端2位于左N型阱区111内部顶端中间，所述左N型埋层101位于P型源端2右侧下方的左N型阱区111内部。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (5)
1.一种PMOS器件结构，其特征在于：包括P型轻掺杂衬底(15)、位于P型轻掺杂衬底(15)上方的N型轻掺杂外延层(14)，所述N型轻掺杂外延层(14)包括位于其内部中间的P型漂移区(9)，P型漂移区(9)外部左侧包括有：N型bulk端(3)、N型bulk端(3)右侧的P型源端(2)、P型源端(2)右侧下方的左N型埋层(101)、N型bulk端(3)左侧的左隔离区，所述左隔离区包括左P型隔离区(121)、左P型隔离区(121)下方的左P型埋层隔离区(131)，P型漂移区(9)的内部右侧顶端设有P型漏端(1)，P型漂移区(9)外部右侧包括有：右N型埋层(102)、右N型埋层(102)外部右侧的右隔离区，所述右隔离区包括右P型隔离区(122)、右P型隔离区(122)下方的右P型埋层隔离区(132)，N型轻掺杂外延层(14)上方覆盖一层氧化层(4)；在N型bulk端(3)与P型源端(2)之上淀积金属电极形成源极(5)，在P型漏端(1)之上淀积金属电极形成漏极(7)，在P型调沟(8)和P型漂移区(9)之上淀积多晶硅形成栅极(6)；
还包括位于P型漂移区(9)外部左侧的左N型阱区(111)，所述N型bulk端(3)位于左N型阱区(111)内部顶端左侧，所述P型源端(2)位于左N型阱区(111)内部顶端中间，所述左N型埋层(101)位于P型源端(2)右侧下方的左N型阱区(111)内部；
还包括位于左N型阱区(111)内部的P型调沟(8)，所述P型调沟(8)位于P型源端(2)右侧、左N型埋层(101)上方；
还包括位于P型漂移区(9)外部右侧的右N型阱区(112)，右N型埋层(102)位于右N型阱区(112)内部。
2.根据权利要求1所述的一种PMOS器件结构，其特征在于：所述器件结构中各掺杂类型相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时，N型掺杂变为P型掺杂。
3.根据权利要求1所述的一种PMOS器件结构，其特征在于：左N型阱区(111)和P型漂移区(9)相接或有间隙，右N型阱区(112)与P型漂移区(9)相接或有间隙。
4.根据权利要求1所述的一种PMOS器件结构，其特征在于：左N型阱区(111)和左隔离区相接或有间隙，右N型阱区(112)与右隔离区相接或有间隙。
5.根据权利要求1所述的一种PMOS器件结构，其特征在于：所述器件结构所用半导体材料为体硅材料或为SOI材料。
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