JP7246482B2 - 降伏電圧を高めた高電圧半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、降伏電圧を高めた高電圧半導体装置およびその製造方法に関する。
一般的な金属酸化膜半導体（ＭＯＳ）トランジスタでは、ドレイン領域がゲート電極と重なるため、ゲート誘起ドレイン漏洩（ＧＩＤＬ）の影響により、ドレイン領域とゲート電極との重なり領域で電気的破壊が生じやすい。特に、フラッシュの周辺回路の用途、例えば３Ｄ ＮＡＮＤフラッシュでは、トリナリーレベルセル（ＴＬＣ）またはクァッドレベルセル（ＱＬＣ）のためのより高い消去電圧が必要とされるため、ＴＬＣまたはＱＬＣを制御するためのＭＯＳトランジスタは、より高い降伏電圧を必要とする。
ＭＯＳトランジスタの降伏電圧を高めるために、ドレイン拡張ＭＯＳ（ＤＥＭＯＳ）のように、ドレインが拡張され、高い降伏電圧を示すプレーナ型の高電圧ＭＯＳトランジスタが開発されている。ドレインでの降伏電圧を高めるために、横方向拡散ＭＯＳ（ＬＤＭＯＳ）などの、ドレイン内に分離構造をさらに有する別の方法が開発されている。しかしながら、これらの方法は、ＭＯＳトランジスタの上面領域を拡大し、これはＭＯＳトランジスタを有する装置のサイズの縮小を制限する。また、ゲート電極とドレイン領域との間のゲート酸化物層の厚さを厚くするために階段形状のゲート酸化物層を作製する方法もあるが、この方法では、追加のマスクや追加のプロセスが必要となり、製造コストが増大する。その結果、大面積化することなく、そしてコストを増大させずに、ＭＯＳトランジスタの降伏電圧を高めることが常に求められている。
本発明では、高電圧半導体装置およびその製造方法の実施形態について説明する。
いくつかの実施形態では、高電圧半導体装置が開示される。高電圧半導体装置は、半導体基板と、ゲート構造と、少なくとも１つの第１の分離構造と、少なくとも１つの第１のドリフト領域とを含む。半導体基板は活性領域を有し、半導体基板は第１の導電型を有する。ゲート構造は、半導体基板の活性領域上に配置される。少なくとも１つの第１の分離構造は、ゲート構造の側方において半導体基板の活性領域内に配置される。少なくとも１つの第１のドリフト領域は、ゲート構造の側方において半導体基板の活性領域内に配置され、少なくとも１つの第１のドリフト領域は、第１の導電型と相補的な第２の導電型を有し、少なくとも１つの第１の分離構造は、少なくとも１つの第１のドリフト領域を垂直に貫通する。
いくつかの実施形態では、高電圧半導体装置は、少なくとも１つの第１のドリフト領域内に配置された少なくとも１つの第１のドープ領域をさらに含み、少なくとも１つの第１の分離構造は、少なくとも１つの第１のドープ領域とゲート構造との間に配置され、少なくとも１つの第１のドープ領域は第２の導電型を有する。
いくつかの実施形態では、少なくとも１つの第１のドリフト領域のドーピング濃度は、少なくとも１つの第１のドープ領域のドーピング濃度よりも低い。
いくつかの実施形態では、少なくとも１つの第１のドープ領域は、ゲート構造の延在方向において少なくとも１つの第１の分離構造の２つの対向する縁部の間に配置される。
いくつかの実施形態では、少なくとも１つの第１のドリフト領域は、上面視において少なくとも１つの第１の分離構造を取り囲む。
いくつかの実施形態では、高電圧半導体装置は、半導体基板内に配置された第２の分離構造をさらに含み、第２の分離構造は、活性領域を画定するための開口部を有する。
いくつかの実施形態では、少なくとも１つの第１の分離構造は、第２の分離構造から分離される。
いくつかの実施形態では、第２の分離構造の底部は、少なくとも１つの第１のドリフト領域の底部よりも深い。
いくつかの実施形態では、高電圧半導体装置は、ゲート構造の別の側方において半導体基板の活性領域内に配置された少なくとも１つの第２のドープ領域をさらに含み、第２のドープ領域は第２の導電型を有する。
いくつかの実施形態では、高電圧半導体装置は、ゲート構造の別の側方において半導体基板の活性領域内に配置された少なくとも１つの第２のドリフト領域をさらに含み、少なくとも１つの第２のドープ領域は、少なくとも１つの第２のドリフト領域内に配置され、少なくとも１つの第２のドリフト領域は第２の導電型を有し、少なくとも１つの第２のドリフト領域のドーピング濃度は、少なくとも１つの第２のドープ領域のドーピング濃度よりも低い。
いくつかの実施形態では、高電圧半導体装置は、少なくとも１つの第２のドープ領域とゲート構造との間で半導体基板の活性領域内に配置された第３の分離構造をさらに含み、第３の分離構造は、少なくとも１つの第２のドリフト領域を垂直に貫通する。
いくつかの実施形態では、少なくとも１つの第２のドープ領域は、ゲート構造の延在方向において第３の分離構造の２つの対向する縁部の間に配置される。
いくつかの実施形態では、少なくとも１つの第１の分離構造は、ゲート構造の延在方向に垂直な方向に沿って配置された複数の第１の分離構造を含む。
いくつかの実施形態では、少なくとも１つの第１の分離構造は、互いに離間され、かつゲート構造の延在方向に沿って配置された複数の第１の分離構造を含み、高電圧半導体装置は、複数の第１のドープ領域を含み、第１のドープ領域は、ゲート構造の延在方向に垂直な方向において第１の分離構造と完全に重なる。
いくつかの実施形態では、高電圧半導体装置の製造方法が開示される。方法は、第１の導電型を有する半導体基板を提供するステップであって、半導体基板は活性領域を有する、ステップと、半導体基板の活性領域内に少なくとも１つの第１の分離構造を形成するステップと、半導体基板の活性領域上および少なくとも１つの第１の分離構造の側方にゲート構造を形成するステップと、ゲート構造の側方において半導体基板の活性領域内に少なくとも１つの第１のドリフト領域を形成するステップを含み、第１のドリフト領域は、第１の導電型と相補的な第２の導電型を有する、ステップと、を含み、少なくとも１つの第１の分離構造の底部は、少なくとも１つの第１のドリフト領域の底部よりも深い。
いくつかの実施形態では、方法は、少なくとも１つの第１のドリフト領域内に少なくとも１つの第１のドープ領域を形成するステップをさらに含み、少なくとも１つの第１のドープ領域は第２の導電型を有し、少なくとも１つの第１の分離構造は、ゲート構造と少なくとも１つの第１のドープ領域との間に配置される。
いくつかの実施形態では、少なくとも１つの第１のドリフト領域のドーピング濃度は、少なくとも１つの第１のドープ領域のドーピング濃度よりも低い。
いくつかの実施形態では、少なくとも１つの第１の分離構造を形成するステップは、半導体基板内に第２の分離構造を形成するステップを含み、第２の分離構造は、活性領域を画定するための開口部を有する。
いくつかの実施形態では、少なくとも１つの第１の分離構造は、第２の分離構造から離間している。
実施形態では、少なくとも１つの第１のドープ領域を形成するステップは、ゲート構造の別の側方において半導体基板の活性領域内に少なくとも１つの第２のドープ領域を形成するステップを含み、少なくとも１つの第２のドープ領域は第２の導電型を有する。
いくつかの実施形態では、第１のドリフト領域を形成するステップは、半導体基板内に少なくとも１つの第２のドリフト領域を形成するステップを含み、少なくとも１つの第２のドリフト領域は第２の導電型を有し、少なくとも１つの第２のドープ領域は、少なくとも１つの第２のドリフト領域内に配置され、少なくとも１つの第２のドリフト領域のドーピング濃度は、少なくとも１つの第２のドープ領域のドーピング濃度よりも低い。
いくつかの実施形態では、少なくとも１つの第１の分離構造を形成するステップは、半導体基板内におよび少なくとも１つの第２のドープ領域とゲート構造との間に第３の分離構造を形成するステップを含み、第３の分離構造は、少なくとも１つの第２のドリフト領域を垂直に貫通する。
本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読めば、当業者には明らかになるであろう。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本発明の実施形態を例示し、説明と共に、本発明の原理を説明し、当業者が本発明を作製および使用することを可能にするのにさらに役立つ。
本発明の第１の実施形態による例示的なＨＶ半導体装置の上面図を示す概略図である。 図１Ａの断面線Ａ－Ａ’に沿った例示的なＨＶ半導体装置の断面図を概略的に示す。 第１の実施形態によるＨＶ半導体装置の降伏電圧と、第１の分離構造を有しないＨＶ半導体装置の降伏電圧を概略的に示す。 第１の実施形態によるＨＶ半導体装置の例示的な製造方法を概略的に示すフローチャートである。 例示的な方法の異なるステップにおける例示的な構造の上面図を概略的に示す。 例示的な方法の異なるステップにおける例示的な構造の断面図を概略的に示す。 例示的な方法の異なるステップにおける例示的な構造の上面図を概略的に示す。 例示的な方法の異なるステップにおける例示的な構造の断面図を概略的に示す。 本発明の第２の実施形態による例示的なＨＶ半導体装置の上面図を示す概略図である。 本発明の第３の実施形態による例示的なＨＶ半導体装置の上面図を示す概略図である。 図７Ａの断面線Ｂ－Ｂ’に沿った例示的なＨＶ半導体装置の断面図を概略的に示す。 本発明の第４の実施形態による例示的なＨＶ半導体装置の上面図を示す概略図である。
本発明の実施形態を添付図面に従って説明する。
特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本発明の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本発明が様々な他の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得ることを示すが、あらゆる実施形態が必ずしも特定の特徴、構造、または特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を達成することは、当業者の知識の範囲内である。
一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ以上」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で説明するために使用されてもよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、文脈に少なくとも部分的に依存して、単数形の用法を表すか、または複数形の用法を表すと理解されてもよい。
本発明における「上に（ｏｎ）」、「上方に（ａｂｏｖｅ）」、および「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、間に中間特徴または層を有する何かの「上に（ｏｎ）」の意味も含み、「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」は何かの「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」の意味を意味するだけでなく、間に中間特徴または層を有さずに何かの「上方に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」である（すなわち、直接何かの上に）という意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中の装置の異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度または他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。
本明細書で使用される場合、「実質的に」という用語は、製品またはプロセスの設計段階中に設定される、構成要素またはプロセス動作の特性またはパラメータの所望値または目標値を、所望値を上回るおよび／または下回る値の範囲と共に指す。値の範囲は、製造プロセスまたは公差のわずかな変動に起因し得る。本明細書で使用される場合、「約」という用語は、対象のフォトマスク構造に関連する特定の技術ノードに基づいて変動し得る所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示すことができる。
本出願を通して使用される場合、「してもよい（ｍａｙ）」という単語は、必須の意味（例えば、義務の意味）ではなく、許容的な意味（例えば、可能性を有する意味）で使用される。「含む（ｉｎｃｌｕｄｅ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、および「含む（ｉｎｃｌｕｄｅｓ）」という単語は、オープンエンドの関係を示し、したがって、含むが限定されないことを意味する。同様に、「有する（ｈａｖｅ）」、「有する（ｈａｖｉｎｇ）」、および「有する（ｈａｓ）」という単語もまた、オープンエンドの関係を示し、したがって、含むが限定されないことを意味する。本明細書で使用される場合、「第１」、「第２」、「第３」などの用語は、異なる要素を区別するためのラベルを意味し、それらの数値表示に従う順序を必ずしも意味しなくてもよい。
本発明では、以下の説明で説明する異なる実施形態における異なる技術的特徴を互いに組み合わせたり、置き換えたり、混合したりして、他の実施形態を構成することができる。
本発明では、以下の実施形態の例示的な高電圧（ＨＶ）半導体装置は、フラッシュメモリの周辺回路、パワー装置、または他の適切な装置などの任意の種類の半導体装置に実装することができる。
図１Ａは、本発明の第１の実施形態による例示的なＨＶ半導体装置の上面図を示す概略図であり、図１Ｂは、図１Ａの断面線Ａ－Ａ’に沿った例示的なＨＶ半導体装置の断面図を概略的に示す。図１Ａおよび図１Ｂに示すように、この実施形態によって提供されるＨＶ半導体装置１００は、半導体基板１０２と、少なくとも１つの第１の分離構造１０６と、少なくとも１つの第１のドリフト領域１０８と、少なくとも１つの第１のドープ領域１１０と、少なくとも１つの第２のドープ領域１１２と、ゲート構造１１４とを含む。半導体基板１０２は、ＨＶ半導体装置１００を形成するための活性領域ＡＡを有する。いくつかの実施形態では、半導体基板１０２は、任意選択的に、内部に形成された第１の導電型を有するウェル領域１１８を含むことができ、ウェル領域１１８は、ＨＶ半導体装置１００のベースとして機能することができる。このとき、半導体基板１０２は、第１の導電型を有していてもよいし、第１の導電型と相補する第２の導電型を有してもよいが、本発明はこれに限定されない。ＨＶ半導体装置１００の閾値電圧は、例えばウェル領域１１８のドーピング濃度に基づいて調整することができる。半導体基板１０２がウェル領域１１８と同じ導電型を有する場合、ウェル領域１１８のドーピング濃度は、半導体基板１０２のドーピング濃度よりも高くてもよいが、これに限定されない。いくつかの実施形態では、ウェル領域１１８は、上面視において活性領域ＡＡを覆うことができる。いくつかの実施形態では、半導体基板１０２は、内部に形成されたウェル領域を含まなくてもよく、半導体基板は、ＨＶ半導体装置１００のベースとして機能する第１の導電型を有する。いくつかの実施形態では、半導体基板１０２は、ＨＶ半導体装置１００を形成するための任意の適切な材料を含む。例えば、半導体基板１０２は、シリコン、シリコンゲルマニウム、炭化ケイ素、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の適切なＩＩＩ－Ｖ族化合物を含むことができるが、これらに限定されない。本発明において、上面視は、半導体基板１０２の上面に垂直な垂直方向ＶＤと称してもよい。
いくつかの実施形態では、ＨＶ半導体装置１００は、任意選択的に、活性領域ＡＡを画定するための開口部１１６ａを有する第２の分離構造１１６をさらに含んでもよい。例えば、第２の分離構造１１６はＨＶ半導体装置１００の要素を取り囲み、それにより、第２の分離構造１１６は、ＨＶ半導体装置１００を同じ半導体基板１０２内に形成された他の装置から絶縁することができる。いくつかの実施形態では、第２の分離構造１１６は、シャロートレンチアイソレーション（ＳＴＩ）または他の適切な種類の分離構造であってもよい。
ゲート構造１１４は、半導体基板１０２の活性領域ＡＡ上に配置される。この実施形態では、ゲート構造１１４は、第１の方向Ｄ１に沿って活性領域ＡＡを横切って延在するストリップ構造であってもよい。いくつかの実施形態では、ゲート構造１１４は、活性領域ＡＡを横切っていなくてもよい。いくつかの実施形態では、ゲート構造１１４は、ＨＶ半導体装置１００のゲートとして機能するゲート電極１３２と、ゲート電極１３２と半導体基板１０２との間に配置されたゲート誘電体層１３４とを含むことができる。いくつかの実施形態では、ゲート構造１１４は、ゲート電極１３２およびゲート誘電体層１３４の側壁に配置されたスペーサをさらに含むことができる。
第１の分離構造１０６は、ゲート構造１１４の側方において半導体基板１０２の活性領域ＡＡ内に配置される。ゲート構造１１４の延在方向（例えば、第１の方向Ｄ１）における第１の分離構造１０６の幅Ｗ１は、第１の方向Ｄ１における活性領域ＡＡの幅よりも小さい。いくつかの実施形態では、第１の分離構造１０６は、第２の分離構造１１６から分離される。いくつかの実施形態では、第１の分離構造１０６は、ＳＴＩまたは他の適切な種類の分離構造であってもよい。第２の方向Ｄ２における第１の分離構造１０６の幅は、装置特性の要件に従って調整することができる。
第１のドリフト領域１０８は、上面視において、半導体基板１０２の活性領域ＡＡ内であって、第１の分離構造１０６の少なくとも３つの側方に配置されており、第１の分離構造１０６は、第１のドリフト領域１０８を垂直に貫通している。言い換えれば、第１の分離構造１０６の底部１０６Ｂは、第１のドリフト領域１０８の底部１０８Ｂよりも深い。第１の分離構造１０６は垂直方向ＶＤに沿って第１のドリフト領域１０８を貫通してもよいことに留意されたい。いくつかの実施形態では、第１のドリフト領域１０８は、上面視において第１の分離構造１０６を横方向に取り囲んでもよい。したがって、上面視における第１のドリフト領域１０８の形状は、「Ｏ」字状またはリング状であってもよい。いくつかの実施形態では、第１の分離構造１０６の縁部１０６Ｅ１または縁部１０６Ｅ２は、第２の分離構造１１６に接続されてもよいので、第１のドリフト領域１０８は、第１の分離構造１０６の他の３つの側方に配置されてもよい。第１のドリフト領域１０８は、第１の導電型と相補的な第２の導電型を有してもよい。いくつかの実施形態では、第１のドリフト領域１０８は、上面視においてゲート構造１１４と部分的に重なってもよい。いくつかの実施形態では、第１の方向Ｄ１における第１のドリフト領域１０８の幅Ｗ２は、第２の分離構造１１６によって画定されてもよく、したがって、第１の方向Ｄ１における活性領域ＡＡの幅に実質的に等しくてもよい。
第１のドープ領域１１０は第１のドリフト領域１０８内に配置され、第１のドリフト領域１０８に包含され、第１の分離構造１０６は、第１のドープ領域１１０とゲート構造１１４との間に配置される。第１のドープ領域１１０は第２の導電型を有し、第１のドリフト領域１０８のドーピング濃度は、第１のドープ領域１１０のドーピング濃度よりも低い。第１のドープ領域１１０は、ＨＶ半導体装置１００のドレイン／ソースとして機能してもよい。一実施形態では、第１のドープ領域１１０は、他の外部装置または電源に接続されるためのＨＶ半導体装置１００のドレイン／ソース端子として使用されてもよい、すなわち、第１のドリフト領域１０８は、第１のドープ領域１１０のみを介して他の外部装置に電気的に接続される。第１の分離構造１０６は第１のドープ領域１１０とゲート構造１１４との間に配置され、第１の分離構造１０６は第１のドリフト領域１０８を垂直に貫通するので、第１のドープ領域１１０からゲート構造１１４の下の半導体基板１０２またはウェル領域１１８への電流経路ＣＰ（図１Ａに示される矢印によって示される）は、第１の分離構造１０６の周りにあるべきであり、第１の分離構造１０６の直下にはないことに留意されたい。したがって、第１の分離構造１０６の配置は、ゲート構造１１４上の第１のドープ領域１１０からの電界の影響を低減することができ、それによってＨＶ半導体装置１００のドレイン／ソースにおける降伏電圧を高めることができる。第１の方向Ｄ１における第１の分離構造１０６の幅Ｗ１を広げることによって、電流経路ＣＰを長くすることができる。この実施形態では、第１の方向Ｄ１における第１の分離構造１０６の幅Ｗ１は、第１の方向Ｄ１における第１のドープ領域１１０の幅Ｗ３以上であってもよい。例えば、第１の方向Ｄ１における第１の分離構造１０６の幅Ｗ１は、第１の方向Ｄ１における第１のドープ領域１１０の幅Ｗ３と、第１の方向Ｄ１における第１のドリフト領域１０８の幅Ｗ２との間であってもよい。言い換えれば、第１のドープ領域１１０は、第１の方向Ｄ１における第１の分離構造１０６の２つの対向する縁部１０６Ｅ１、１０６Ｅ２（すなわち、第２の分離構造１１６に近い縁部）の間に配置され、第１のドープ領域１１０は、ゲート構造１１４の延在方向に垂直な方向（例えば、第２の方向Ｄ２）において第１の分離構造１０６と完全に重なり合うので、第１のドープ領域１１０からゲート構造１１４の下の半導体基板１０２またはウェル領域１１８への電流経路ＣＰを増加させることができ、それによってＨＶ半導体装置１００のドレイン／ソースにおける降伏電圧をより顕著に高める。また、降伏電圧は、例えば、第１の分離構造１０６の幅Ｗ１に基づいて調整されてもよい。
第２のドープ領域１１２は、第１のドリフト領域１０８とは反対側のゲート構造１１４の別の側方において半導体基板１０２の活性領域ＡＡ内に配置される。第２のドープ領域１１２は第２の導電型を有し、ＨＶ半導体装置１００のソース／ドレインとして機能することができ、これは、第２のドープ領域１１２が、他の外部装置または電源に接続されるためのＨＶ半導体装置１１０のソース／ドレイン端子として使用され得ることを意味する。
いくつかの実施形態では、ＨＶ半導体装置１００は、任意選択的に、第２のドープ領域１１２に面するゲート構造１１４の側方において半導体基板１０２の活性領域ＡＡ内に配置された少なくとも１つの第２のドリフト領域１３０をさらに含んでもよく、第２のドープ領域１１２は、第２のドリフト領域１３０内に配置され、第２のドリフト領域１３０によって包含される。このような状況では、第２のドリフト領域１３０は第２の導電型を有し、第２のドリフト領域１３０のドーピング濃度は、第２のドープ領域１１２のドーピング濃度よりも低く、第２のドリフト領域１３０は、第２のドープ領域１１２のみを介して他の外部装置に電気的に接続される。いくつかの実施形態では、第２のドリフト領域１３０は、上面視においてゲート構造１１４と部分的に重なってもよい。この状況では、第１のドリフト領域１０８と第２のドリフト領域１３０との間およびゲート構造１１４の下の半導体基板１０２またはウェル領域１１８は、ＨＶ半導体装置１００のチャネル領域１０４を形成することができる。いくつかの実施形態では、第２のドリフト領域１３０の幅Ｗ５は、第１の方向Ｄ１における活性領域ＡＡの幅と実質的に等しくてもよい。
いくつかの実施形態では、ＨＶ半導体装置１００は、任意選択的に、第２のドープ領域１１２に面するゲート構造１１４の側方において半導体基板１０２の活性領域ＡＡ内に配置された少なくとも１つの第３の分離構造１３６をさらに含んでもよい。第３の分離構造１３６は、第２のドープ領域１１２とゲート構造１１４との間に配置される。第２のドリフト領域１３０は、上面視において第３の分離構造１３６の少なくとも３つの側方に配置されてもよい。いくつかの実施形態では、第２のドリフト領域１３０は、上面視において第３の分離構造１３６を横方向に取り囲んでもよい。したがって、上面視における第２のドリフト領域１３０の形状も、「Ｏ」字状またはリング状であってもよい。いくつかの実施形態では、第３の分離構造１３６の縁部は第２の分離構造１１６に接続されてもよいので、第２のドリフト領域１３０は、第３の分離構造１３６の３つの側方に配置されてもよい。いくつかの実施形態では、第３の分離構造１３６は、第２のドリフト領域１３０を垂直に貫通してもよい。言い換えれば、第３の分離構造１３６の底部１３６Ｂは、第２のドリフト領域１３０の底部１３０Ｂよりも深い。いくつかの実施形態では、第１の方向Ｄ１における第３の分離構造１３６の幅Ｗ４は、第１の方向Ｄ１における第２のドリフト領域１３０の幅Ｗ５よりも小さい。第２の方向Ｄ２における第３の分離構造１３６の幅は、装置特性の要件に従って調整することができる。いくつかの実施形態では、第３の分離構造１３６は、第２の分離構造１１６から分離される。いくつかの実施形態では、第３の分離構造１３６は、ＳＴＩまたは他の適切な分離構造であってもよい。いくつかの実施形態では、第１のドープ領域１１０、第１のドリフト領域１０８および第１の分離構造１０６はそれぞれ、ゲート構造１１４に関して第２のドープ領域１１２、第２のドリフト領域１３０および第３の分離構造１３６に対して対称であってもよい。
第３の分離構造１３６は第１の分離構造１０６と同様であるか、または同じ構造を有するので、第３の分離構造１３６は、第１の分離構造１０６と同じ機能を有してもよい。したがって、第３の分離構造１３６の配置は、ゲート構造１１４上の第２のドープ領域１１２からの電界の影響を低減することができ、それによってＨＶ半導体装置１００のソース／ドレインにおける降伏電圧を高めることができる。この実施形態では、第１の方向Ｄ１における第３の分離構造１３６の幅Ｗ４は、第１の方向Ｄ１における第２のドープ領域１１２の幅Ｗ６と、第１の方向Ｄ１における第２のドリフト領域１３０の幅Ｗ５との間にある。言い換えれば、第２のドープ領域１１２は、第１の方向Ｄ１における第３の分離構造１３６の２つの対向する縁部１３６Ｅ１、１３６Ｅ２の間に配置され、第２のドープ領域１１２は、ゲート構造１１４の延在方向に垂直な方向（例えば、第２の方向Ｄ２）において第３の分離構造１３６と完全に重なり合うので、第２のドープ領域１１２からゲート構造１１４の下の半導体基板１０２またはウェル領域１１８への電流経路を増加させることができ、それによってＨＶ半導体装置１００のソース／ドレインにおける降伏電圧をより顕著に高める。
いくつかの実施形態では、第１の導電型および第２の導電型はそれぞれｐ型およびｎ型であり、したがってＨＶ半導体装置１００はｎ型トランジスタであるが、これに限定されない。いくつかの実施形態では、第１の導電型および第２の導電型はまた、それぞれｎ型およびｐ型であってもよく、そのため、ＨＶ半導体装置１００はｐ型トランジスタである。
上述のＨＶ半導体装置１００のように、第１の分離構造１０６の深さＤＰ１は第１のドリフト領域１０８の深さＤＰ２よりも深く、第１の分離構造１０６の幅Ｗ１は第１のドープ領域１１０の幅Ｗ３よりも大きいため、ドレイン／ソースにおける降伏電圧を大幅に高めることができる。同様に、第３の分離構造１３６の配置は、ソース／ドレインにおける絶縁破壊電圧を著しく高めることができる。第１の分離構造１０６の深さＤＰ１および第３の分離構造１３６の深さは、それぞれ例えば３００ｎｍであってもよい。第１のドリフト領域１０８の深さＤＰ２は第１の分離構造１０６の深さＤＰ１よりも浅いため、ＨＶ半導体装置１００のチャネル領域１０４のチャネル長ＣＬは、約１μｍになるように制御されてもよいことに留意されたい。第１のドリフト領域の深さが３００ｎｍよりも大きいなど、第１の分離構造よりも大きくなるように製造される場合、チャネル領域のチャネル長を２μｍよりも大きくする必要があり、それによってＨＶ半導体装置のサイズの縮小が制限される。しかしながら、この実施形態のＨＶ半導体装置１００では、第１の分離構造１０６の深さＤＰ１が第１のドリフト領域１０８の深さＤＰ２よりも深いことによって、降伏電圧を高めることができるだけでなく、チャネル領域１０４のチャネル長ＣＬも維持または低減することができる。
図２は、第１の実施形態によるＨＶ半導体装置の降伏電圧と、第１の分離構造を有しないＨＶ半導体装置の降伏電圧を概略的に示す。図２に示すように、第１の分離構造を有しないＨＶ半導体装置は、ドレインにおいて約３０Ｖの降伏電圧を有することができるが、上記実施形態のＨＶ半導体装置１００は、ドレインにおいて約４０Ｖの降伏電圧を有することができる。このため、上記実施形態のＨＶ半導体装置１００の降伏電圧が大幅に高まる。
図３は、第１の実施形態によるＨＶ半導体装置の例示的な製造方法を概略的に示すフローチャートである。図４Ａ、図５Ａおよび図１Ａは、例示的な方法の異なるステップにおける例示的な構造の上面図を概略的に示す。図４Ｂ、図５Ｂおよび図１Ｂは、例示的な方法の異なるステップにおける例示的な構造の断面図を概略的に示す。本実施形態のＨＶ半導体装置の製造方法は、以下のステップを含むが、これらに限定されない。まず、図３、図４Ａおよび図４Ｂに示すように、ステップＳ１０を実行して半導体基板１０２を提供する。いくつかの実施形態では、半導体基板１０２を提供するステップは、半導体基板１０２内にウェル領域１１８を形成するステップをさらに含むことができる。その後、ステップＳ１２が実行されて、少なくとも１つの第１の分離構造１０６が形成される。いくつかの実施形態では、第１の分離構造１０６を形成するステップは、活性領域ＡＡを画定するために半導体基板１０２内に第２の分離構造１１６を形成するステップを含んでもよい。いくつかの実施形態では、第１の分離構造１０６を形成するステップは、任意選択的に、半導体基板１０２内に第３の分離構造１３６を形成するステップをさらに含んでもよく、すなわち、第１の分離構造１０６、第２の分離構造１１６および第３の分離構造１３６は同時に形成されてもよい。したがって、第１の分離構造１０６の底部１０６Ｂ、第２の分離構造１１６の底部１１６Ｂ、および第３の分離構造１３６の底部１３６Ｂは、同じレベルに位置する。いくつかの実施形態では、第１の分離構造１０６の底部１０６Ｂは、ウェル領域１１８の底部１１８Ｂよりも浅くてもよい。
続いて、図３、図５Ａおよび図５Ｂに示すように、ステップＳ１４を実行して、半導体基板１０２上にゲート構造１１４を形成する。具体的には、半導体基板１０２上に誘電体層および導電層を順次積層した後、１つのステップまたは異なるステップで導電層および誘電体層をパターニングして、ゲート電極１３２およびゲート誘電体層１３４を形成してもよい。いくつかの実施形態では、ゲート構造１１４を形成するステップは、ゲート電極１３２およびゲート誘電体層１３４を取り囲むスペーサを形成するステップをさらに含むことができる。ゲート構造１１４が形成された後、ステップＳ１６が実行され、ゲート構造１１４の側方において半導体基板１０２の活性領域内に第１のドリフト領域１０８が形成される。いくつかの実施形態では、第１のドリフト領域１０８を形成するステップは、第１のドリフト領域１０８とは反対側のゲート構造１１４の別の側方において半導体基板１０２の活性領域内に第２のドリフト領域１３０を形成するステップをさらに含んでもよい。これにより、第１のドリフト領域１０８と第２のドリフト領域１３０との間にチャネル領域１０４を形成することができる。例えば、第１のドリフト領域１０８および第２のドリフト領域１３０は、ゲート構造１１４および上記分離構造をマスクとして利用する自己整合プロセスによって形成されてもよい。このような状況では、チャネル領域１０４のチャネル長ＣＬは、ゲート構造１１４によって画定され得る。いくつかの実施形態では、第１のドリフト領域１０８および第２のドリフト領域１３０を形成するステップは、追加のフォトマスクを利用することによって実行されてもよく、そのような状況では、チャネル領域１０４のチャネル長ＣＬは、第１のドリフト領域１０８および第２のドリフト領域１３０によって画定される。いくつかの実施形態では、第１のドリフト領域１０８および第２のドリフト領域１３０を形成するステップは、第１の分離構造１０６、第２の分離構造１１６および第３の分離構造１３６を形成する前に実行されてもよい。いくつかの実施形態では、第１のドリフト領域１０８および第２のドリフト領域１３０を形成するステップは、ゲート構造１１４を形成する前に実行されてもよい。第１のドリフト領域１０８の深さＤＰ２は第１の分離構造１０６の深さＤＰ１よりも浅いため、第１のドリフト領域１０８のアニール時間は長くしすぎる必要はない。したがって、動作電圧が４０Ｖ程度のＨＶ半導体装置１００では、チャネル長ＣＬを１μｍ程度に容易に制御して短くすることができ、動作電圧が約１０Ｖ以上のＨＶ半導体装置１００では、チャネル長ＣＬを１μｍ未満に短縮することができる。
図３、図１Ａおよび図１Ｂに示すように、別のフォトマスクを利用することによって、第１のドリフト領域１０８に第１のドープ領域１１０を形成し、第２のドリフト領域１３０に第２のドープ領域１１２を形成するステップＳ１８を実行する。これにより、本実施形態のＨＶ半導体装置１００を形成することができる。第１のドープ領域１１０および第２のドープ領域１１２は上記分離構造をマスクとして利用することによって形成されないので、形成された第１のドープ領域１１０は第１の分離構造１０６から離間されてもよく、形成された第２のドープ領域１１２は第３の分離構造１３６から離間されてもよい。いくつかの実施形態では、ゲート構造１１４はゲートラストプロセスによって形成されてもよいので、ゲート構造１１４は、第１のドープ領域１１０および第２のドープ領域１１２の形成後に形成されてもよい。
ＨＶ半導体装置およびその製造方法は、上記実施形態に限定されず、他の好ましい実施形態を有してもよい。説明を簡単にするために、以下の各実施形態における同一の構成要素には同一の符号を付している。なお、実施形態間の相違点を比較しやすくするために、以下の説明では、異なる実施形態間の相違点を詳細に説明し、同一の特徴について冗長に説明しない。
図６は、本発明の第２の実施形態による例示的なＨＶ半導体装置の上面図を示す概略図である。本実施形態で提供されるＨＶ半導体装置２００は、ＨＶ半導体装置２００が一方の端子（ドレインまたはソース）において高い降伏電圧を有し得る点で、第１の実施形態とは異なる。具体的には、ＨＶ半導体装置２００は、第１の実施形態における第２のドリフト領域および第３の分離構造を含まない。この実施形態では、ＨＶ半導体装置２００は、半導体基板１０２内にあって、第２のドープ領域１１２の隣にコンタクトドープ領域２３８をさらに含んでもよい。コンタクトドープ領域２３８は、第２のドープ領域１１２を形成した後に形成されてもよく、第２の導電型を有する。いくつかの実施形態では、ＨＶ半導体装置２００は、ウェル領域を含まなくてもよい。
図７Ａは、本発明の第３の実施形態による例示的なＨＶ半導体装置の上面図を示す概略図であり、図７Ｂは、図７Ａの断面線Ｂ－Ｂ’に沿った例示的なＨＶ半導体装置の断面図を概略的に示す。本実施形態で提供されるＨＶ半導体装置３００は、ＨＶ半導体装置３００がゲート構造１１４の延在方向に垂直な方向（例えば、第２の方向Ｄ２）に沿って配列された複数の第１の分離構造３０６を含む点で、第１の実施形態とは異なる。この実施形態では、各第１の分離構造３０６は、第１の実施形態の第１の分離構造と同様または同じであってもよく、第２の方向Ｄ２における各第１の分離構造３０６の幅は、装置特性の要件に従って調整されてもよい。いくつかの実施形態では、第１の分離構造３０６の少なくとも１つの幅Ｗ１は、第１のドープ領域１１０の幅Ｗ３と第１のドリフト領域１０８の幅Ｗ２との間であってもよく、第１の分離構造３０６の別の１つの幅Ｗ１は、第１のドープ領域１１０の幅Ｗ３よりも小さくてもよい。いくつかの実施形態では、第１の分離構造３０６の少なくとも１つの底部３０６Ｂは、第１のドリフト領域１０８の底部１０８Ｂよりも深くてもよく、第１の分離構造３０６の別の１つの底部３０６Ｂは、第１のドリフト領域１０８の底部１０８Ｂよりも浅くてもよい。いくつかの実施形態では、ＨＶ半導体装置３００は、任意選択的に、第２の方向Ｄ２に沿って配置された複数の第３の分離構造３３６を含んでもよい。第３の分離構造３３６の構造は、第１の分離構造３０６と同様または同じであってもよく、詳細には説明しない。
図８は、本発明の第４の実施形態による例示的なＨＶ半導体装置の上面図を示す概略図である。本実施形態で提供されるＨＶ半導体装置４００は、ＨＶ半導体装置４００がゲート構造１１４の延在方向（例えば、第１の方向Ｄ１）に沿って配列された複数の第１の分離構造４０６を含む点で、第１の実施形態とは異なる。この実施形態では、第１の分離構造４０６は互いに離間しており、ＨＶ半導体装置４００はまた、第１のドリフト領域１０８内に配置され、かつ第１の方向Ｄ１に沿って配置された複数の第１のドープ領域４１０を含むことができる。各第１の分離構造４０６は、第１の実施形態の第１の分離構造１０６と同様または同じであってもよく、第１のドリフト領域１０８を垂直に貫通するので、詳細は説明しない。各第１の分離構造４０６は、各第１のドープ領域４１０からチャネル領域までの電流経路ＣＰを増加させるように、対応する第１のドープ領域４１０とゲート構造１１４との間に配置されてもよい。具体的には、第１のドープ領域４１０は、ゲート構造１１４の延在方向に垂直な方向（例えば、第２の方向Ｄ２）において第１の分離構造４０６と完全に重なる。すなわち、第１の方向Ｄ１における各第１の分離構造４０６の幅は、第１の方向Ｄ１における対応する第１のドープ領域４１０の幅よりも大きい。いくつかの実施形態では、ＨＶ半導体装置４００はまた、複数の第１のドリフト領域１０８を含んでもよく、第１の分離構造４０６のうちの一方および第１のドープ領域４１０のうちの一方は、各第１のドリフト領域１０８内に配置される。いくつかの実施形態では、ＨＶ半導体装置４００は、任意選択的に、第１の方向Ｄ１に沿って配置された複数の第３の分離構造４３６と、第２のドリフト領域１３０内に配置され、かつ第１の方向Ｄ１に配置された複数の第２のドープ領域４１２とを含むことができる。第３の分離構造４３６の構造は、第１の分離構造４０６と同様または同じであってもよく、第２のドリフト領域１３０を垂直に貫通するので、詳細は説明しない。各第３の分離構造４３６は、対応する第２のドープ領域４１２とゲート構造１１４との間に配置されてもよく、第１の方向Ｄ１における各第３の分離構造４３６の幅は、各第２のドープ領域４１２からチャネル領域への電流経路を増加させるように、第１の方向Ｄ１における対応する第２のドープ領域４１２の幅よりも大きい。いくつかの実施形態では、ＨＶ半導体装置４００はまた、複数の第２のドリフト領域１３０を含んでもよく、第２の分離構造４３６のうちの一方および第２のドープ領域４１２のうちの一方は、各第２のドリフト領域１３０内に配置される。
開示されたＨＶ半導体装置およびその製造方法を使用することによって、ドープ領域とゲート構造との間の分離構造の深さをドリフト領域の深さよりも深くすることができ、第１の方向における分離構造の幅をドープ領域の幅よりも大きくすることができるので、チャネル領域のチャネル長を増加させることなくドレイン／ソースにおける降伏電圧を著しく高めることができ、またはチャネル領域のチャネル長を減少させることができる。
特定の実施形態の前述の説明は、本発明の一般的な性質を十分に明らかにするので、他の者は、当業者の技術の範囲内で知識を適用することによって、過度の実験を行うことなく、そして本発明の一般的な概念から逸脱することなく、様々な用途のためにこのような特定の実施形態を容易に修正および／または適合させることができる。したがって、そのような適合および修正は、本明細書に提示される本発明および指針に基づいて、開示された実施形態の均等物の意味および範囲内にあることが意図される。本明細書の表現または用語は、本明細書の用語または表現が本発明および指針に照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
本発明の実施形態は、指定された機能およびそれらの関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界を定義することができる。
発明の概要および要約書のセクションは、発明者（複数可）によって企図される本発明のすべてではないが１つ以上の典型的な実施形態を記載することができ、したがって、本発明および添付の特許請求の範囲を限定することを意図するものでは決してない。
当業者は、本発明の教示を保持しながら、装置および方法の多数の修正および変更を行うことができることを容易に理解するであろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ限定されると解釈されるべきである。

Claims (19)

  1. 高電圧半導体装置であって、
    活性領域を有する半導体基板であって、第１の導電型を有する半導体基板と、
    前記半導体基板の前記活性領域上に配置されたゲート構造と、
    前記ゲート構造の側方において前記半導体基板の前記活性領域内に配置された少なくとも１つの第１の分離構造と、
    前記ゲート構造の側方において前記半導体基板の前記活性領域内に配置された少なくとも１つの第１のドリフト領域と、を含み、前記少なくとも１つの第１のドリフト領域は、前記第１の導電型と相補的な第２の導電型を有し、前記少なくとも１つの第１の分離構造は、前記少なくとも１つの第１のドリフト領域を垂直に貫通し、
    前記少なくとも１つの第１のドリフト領域内に配置された少なくとも１つの第１のドープ領域をさらに含み、前記少なくとも１つの第１の分離構造は、前記少なくとも１つの第１のドープ領域と前記ゲート構造との間に配置され、前記第１のドープ領域は前記第２の導電型を有し、
    前記少なくとも１つの第１のドープ領域は、前記ゲート構造の延在方向において前記少なくとも１つの第１の分離構造の２つの対向する縁部の間に配置され、
    前記少なくとも１つの第１のドープ領域の底部は、前記少なくとも１つの第１のドリフト領域の底部よりも浅い、高電圧半導体装置。
  2. 前記少なくとも１つの第１のドリフト領域のドーピング濃度は、前記少なくとも１つの第１のドープ領域のドーピング濃度よりも低い、請求項１に記載の高電圧半導体装置。
  3. 前記少なくとも１つの第１のドリフト領域は、上面視において前記少なくとも１つの第１の分離構造を取り囲む、請求項１に記載の高電圧半導体装置。
  4. 前記半導体基板内に配置された第２の分離構造をさらに含み、前記第２の分離構造は、前記活性領域を画定するための開口部を有する、請求項１に記載の高電圧半導体装置。
  5. 前記少なくとも１つの第１の分離構造は前記第２の分離構造から分離されている、請求項４に記載の高電圧半導体装置。
  6. 前記第２の分離構造の底部は、前記少なくとも１つの第１のドリフト領域の底部よりも深い、請求項４に記載の高電圧半導体装置。
  7. 前記ゲート構造の別の側方において前記半導体基板の前記活性領域内に配置された少なくとも１つの第２のドープ領域をさらに含み、前記第２のドープ領域は前記第２の導電型を有する、請求項１に記載の高電圧半導体装置。
  8. 前記ゲート構造の別の側方において前記半導体基板の前記活性領域内に配置された少なくとも１つの第２のドリフト領域をさらに含み、前記少なくとも１つの第２のドープ領域は、前記少なくとも１つの第２のドリフト領域内に配置され、前記少なくとも１つの第２のドリフト領域は前記第２の導電型を有し、前記少なくとも１つの第２のドリフト領域のドーピング濃度は、前記少なくとも１つの第２のドープ領域のドーピング濃度よりも低い、請求項７に記載の高電圧半導体装置。
  9. 前記少なくとも１つの第２のドープ領域と前記ゲート構造との間で前記半導体基板の前記活性領域内に配置された第３の分離構造をさらに含み、前記第３の分離構造は、前記少なくとも１つの第２のドリフト領域を垂直に貫通する、請求項８に記載の高電圧半導体装置。
  10. 前記少なくとも１つの第２のドープ領域は、前記ゲート構造の延在方向において前記第３の分離構造の２つの対向する縁部の間に配置される、請求項９に記載の高電圧半導体装置。
  11. 前記少なくとも１つの第１の分離構造は、前記ゲート構造の延在方向に垂直な方向に沿って配置された複数の第１の分離構造を含む、請求項１に記載の高電圧半導体装置。
  12. 前記少なくとも１つの第１の分離構造は、互いに離間され、かつ前記ゲート構造の延在方向に沿って配置された複数の第１の分離構造を含み、前記高電圧半導体装置は、複数の前記第１のドープ領域を含み、前記第１のドープ領域は、前記ゲート構造の前記延在方向に垂直な方向において前記第１の分離構造と完全に重なる、請求項１に記載の高電圧半導体装置。
  13. 高電圧半導体装置の製造方法であって、
    第１の導電型を有する半導体基板を提供するステップであって、前記半導体基板は活性領域を有する、ステップと、
    前記半導体基板の前記活性領域内に少なくとも１つの第１の分離構造を形成するステップと、
    前記半導体基板の前記活性領域上および前記少なくとも１つの第１の分離構造の側方にゲート構造を形成するステップと、
    前記ゲート構造の側方において前記半導体基板の前記活性領域内に少なくとも１つの第１のドリフト領域を形成するステップであって、前記少なくとも１つの第１のドリフト領域は、前記第１の導電型と相補的な第２の導電型を有する、ステップと、を含み、前記少なくとも１つの第１の分離構造の底部は、前記少なくとも１つの第１のドリフト領域の底部よりも深く、
    前記少なくとも１つの第１のドリフト領域内に少なくとも１つの第１のドープ領域を形成するステップをさらに含み、前記少なくとも１つの第１のドープ領域は前記第２の導電型を有し、前記少なくとも１つの第１の分離構造は、前記ゲート構造と前記少なくとも１つの第１のドープ領域との間に配置され、
    前記少なくとも１つの第１のドープ領域は、前記ゲート構造の延在方向において前記少なくとも１つの第１の分離構造の２つの対向する縁部の間に配置され、
    前記少なくとも１つの第１のドープ領域の底部は、前記少なくとも１つの第１のドリフト領域の底部よりも浅い、高電圧半導体装置の製造方法。
  14. 前記少なくとも１つの第１のドリフト領域のドーピング濃度は、前記少なくとも１つの第１のドープ領域のドーピング濃度よりも低い、請求項１３に記載の高電圧半導体装置の製造方法。
  15. 前記少なくとも１つの第１の分離構造を形成するステップは、前記半導体基板内に第２の分離構造を形成するステップを含み、前記第２の分離構造は、前記活性領域を画定するための開口部を有する、請求項１３に記載の高電圧半導体装置の製造方法。
  16. 前記少なくとも１つの第１の分離構造は前記第２の分離構造から離間している、請求項１５に記載の高電圧半導体装置の製造方法。
  17. 前記少なくとも１つの第１のドープ領域を形成するステップは、前記ゲート構造の別の側方において前記半導体基板の前記活性領域内に少なくとも１つの第２のドープ領域を形成するステップを含み、前記少なくとも１つの第２のドープ領域は前記第２の導電型を有する、請求項１３に記載の高電圧半導体装置の製造方法。
  18. 前記第１のドリフト領域を形成するステップは、前記半導体基板内に少なくとも１つの第２のドリフト領域を形成するステップを含み、前記少なくとも１つの第２のドリフト領域は前記第２の導電型を有し、前記少なくとも１つの第２のドープ領域は、前記少なくとも１つの第２のドリフト領域内に配置され、前記少なくとも１つの第２のドリフト領域のドーピング濃度は、前記少なくとも１つの第２のドープ領域のドーピング濃度よりも低い、請求項１７に記載の高電圧半導体装置の製造方法。
  19. 前記少なくとも１つの第１の分離構造を形成するステップは、前記半導体基板内におよび前記少なくとも１つの第２のドープ領域と前記ゲート構造との間に第３の分離構造を形成するステップを含み、前記第３の分離構造は、前記少なくとも１つの第２のドリフト領域を垂直に貫通する、請求項１８に記載の高電圧半導体装置の製造方法。
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