CN110024131A - 具有增大的击穿电压的高电压半导体器件及其制造方法 - Google Patents

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Abstract

公开了高电压半导体器件及其制造方法。高电压半导体器件包括半导体衬底、半导体衬底上的栅极结构、至少一个第一隔离结构、以及至少一个第一漂移区。第一隔离结构和第一漂移区设置在栅极结构的一侧的半导体衬底中。第一隔离结构垂直穿透第一漂移区。

Description

具有增大的击穿电压的高电压半导体器件及其制造方法
发明领域
本发明涉及半导体器件及其制造方法，更具体地，涉及具有增大的击穿电压的高电压半导体器件及其制造方法。
背景技术
在通常的金属氧化物半导体(MOS)晶体管中，因为漏极区域与栅电极重叠，因此由于栅极引发漏极泄漏(GIDL)的影响而导致在漏极区域和栅电极的重叠区域处容易发生电击穿。特别是在闪存的外围电路的应用中，例如在3D NAND闪存中，需要用于三级单元(TLC)或四级单元(QLC)的越来越高的擦除电压，因此用于控制TLC或QLC的MOS晶体管需要较高的击穿电压。
为了增加MOS晶体管的击穿电压，开发了平面高电压MOS晶体管以具有延长的漏极以呈现高击穿电压，例如漏极延长MOS(DEMOS)。开发另一种方法以在漏极中进一步具有隔离结构，以便增加漏极处的击穿电压，例如横向扩散MOS(LDMOS)。然而，这些方法扩大了MOS晶体管的顶视区域，这限制了具有MOS晶体管的器件尺寸的减小。另一种方法是制造具有阶梯形状的栅极氧化层，以增加栅电极和漏极区域之间的栅极氧化层的厚度，但是该方法需要额外的掩模和额外的工艺，从而增加了制造成本。因此，总是存在在不增大面积且较少增加成本的情况下增加MOS晶体管的击穿电压的需求。
发明内容
在本发明中描述了高电压半导体器件及其制造方法的实施例。
在一些实施例中，公开了一种高电压半导体器件。高电压半导体器件包括半导体衬底、栅极结构、至少一个第一隔离结构和至少一个第一漂移区。半导体衬底具有有源区，并且半导体衬底具有第一导电类型。栅极结构设置在半导体衬底的有源区上。至少一个第一隔离结构设置在栅极结构的一侧的半导体衬底的有源区中。至少一个第一漂移区设置在栅极结构的该侧的半导体衬底的有源区中，并且至少一个第一漂移区具有与第一导电类型互补的第二导电类型，其中至少一个第一隔离结构垂直穿透至少一个第一漂移区。
在一些实施例中，高电压半导体器件还包括设置在至少一个第一漂移区中的至少一个第一掺杂区，并且至少一个第一隔离结构设置在至少一个第一掺杂区和栅极结构之间，其中至少一个第一掺杂区具有第二导电类型。
在一些实施例中，至少一个第一漂移区的掺杂浓度小于至少一个第一掺杂区的掺杂浓度。
在一些实施例中，至少一个第一掺杂区沿栅极结构的延伸方向设置在至少一个第一隔离结构的两个相对边缘之间。
在一些实施例中，至少一个第一漂移区在顶视图中围绕至少一个第一隔离结构。
在一些实施例中，高电压半导体器件还包括设置在半导体衬底中的第二隔离结构，其中第二隔离结构具有用于限定有源区的开口。
在一些实施例中，至少一个第一隔离结构与第二隔离结构分离。
在一些实施例中，第二隔离结构的底部比至少一个第一漂移区的底部深。
在一些实施例中，高电压半导体器件还包括至少一个第二掺杂区，其设置在栅极结构的另一侧的半导体衬底的有源区中，并且第二掺杂区具有第二导电类型。
在一些实施例中，高电压半导体器件还包括至少一个第二漂移区，其设置在栅极结构的另一侧的半导体衬底的有源区中，并且至少一个第二掺杂区设置在至少一个第二漂移区中，其中至少一个第二漂移区具有第二导电类型，并且至少一个第二漂移区的掺杂浓度小于至少一个第二掺杂区的掺杂浓度。
在一些实施例中，高电压半导体器件还包括第三隔离结构，其设置在至少一个第二掺杂区和栅极结构之间的半导体衬底的有源区中，并且第三隔离结构垂直穿透至少一个第二漂移区。
在一些实施例中，至少一个第二掺杂区沿栅极结构的延伸方向设置在第三隔离结构的两个相对边缘之间。
在一些实施例中，至少一个第一隔离结构包括沿垂直于栅极结构的延伸方向的方向布置的多个第一隔离结构。
在一些实施例中，至少一个第一隔离结构包括多个第一隔离结构，所述多个第一隔离结构彼此间隔开并沿着栅极结构的延伸方向布置，高电压半导体器件包括多个第一掺杂区，并且第一掺杂区在垂直于栅极结构的延伸方向的方向上与第一隔离结构完全重叠。
在一些实施例中，公开了一种用于制造高电压半导体器件的方法。该方法包括提供具有第一导电类型的半导体衬底，其中半导体衬底具有有源区；在半导体衬底的有源区中形成至少一个第一隔离结构；在半导体衬底的有源区上且在至少一个第一隔离结构的一侧形成栅极结构；以及在栅极结构的一侧的半导体衬底的有源区中形成至少一个第一漂移区，并且第一漂移区具有与第一导电类型互补的第二导电类型，其中至少一个隔离结构的底部比至少一个第一漂移区的底部深。
在一些实施例中，该方法还包括在至少一个第一漂移区中形成至少一个第一掺杂区，其中，至少一个第一掺杂区具有第二导电类型，并且至少一个第一隔离结构设置在栅极结构和至少一个第一掺杂区之间。
在一些实施例中，至少一个第一漂移区的掺杂浓度小于至少一个第一掺杂区的掺杂浓度。
在一些实施例中，形成至少一个第一隔离结构包括在半导体衬底中形成第二隔离结构，其中第二隔离结构具有限定有源区的开口。
在一些实施例中，至少一个第一隔离结构与第二隔离结构间隔开。
在一些实施例中，形成至少一个第一掺杂区包括在栅极结构的另一侧的半导体衬底的有源区中形成至少一个第二掺杂区，并且至少一个第二掺杂区具有第二导电类型。
在一些实施例中，形成第一漂移区包括在半导体衬底中形成至少一个第二漂移区，所述至少一个第二漂移区具有第二导电类型，至少一个第二掺杂区设置在至少一个第二漂移区中，并且至少一个第二漂移区的掺杂浓度小于至少一个第二掺杂区的掺杂浓度。
在一些实施例中，形成至少一个第一隔离结构包括在半导体衬底中且在至少一个第二掺杂区与栅极结构之间形成第三隔离结构，并且所述第三隔离结构垂直穿透至少一个第二漂移区。
在阅读了在各个视图和附图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑将对本领域普通技术人员变得显而易见。
附图说明
并入本文中并且构成说明书的部分的附图示出了本发明的实施例，并且与说明书一起进一步用来对本发明的原理进行解释，并且使相关领域技术人员能够实施和使用本发明。
图1A是示出根据本发明第一实施例的示例性HV半导体器件的顶视图的示意图。
图1B示意性示出了沿着图1A的剖面线A-A'截取的示例性HV半导体器件的截面图。
图2示意性示出了根据第一实施例的HV半导体器件和没有第一隔离结构的HV半导体器件的击穿电压。
图3示意性示出了用于制造根据第一实施例的HV半导体器件的示例性方法的流程图。
图4A-图5A示意性示出了示例性方法的不同步骤处的示例性结构的顶视图。
图4B-图5B示意性示出了示例性方法的不同步骤处的示例性结构的截面图。
图6是示出根据本发明第二实施例的示例性HV半导体器件的顶视图的示意图。
图7A是示出根据本发明第三实施例的示例性HV半导体器件的顶视图的示意图。
图7B示意性示出了沿着图7A的剖面线B-B'截取的示例性HV半导体器件的截面图。
图8是示出根据本发明第四实施例的示例性HV半导体器件的顶视图的示意图。
将参考附图来描述本发明的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解这仅出于说明性目的而进行。相关领域的技术人员将认识到，在不脱离本发明的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本发明也可以用于各种其他应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)影响这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为表达单数使用或表达复数使用。
应当容易理解，本发明中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。
如本文中使用的，术语“基本上”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特征或参数的期望值或目标值、以及在期望值以上和/或以下的一系列值。该系列值可能是由于制造工艺或公差的微小变化而导致。如本文中使用的，术语“约”表示可以基于与主题光掩模结构相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“约”可以表示给定量的值，其在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化。
如在整个本申请中所使用的，词语“可以”以允许的含义使用(例如，意味着具有可能性)，而不是强制性含义(例如，意味着必须)。词语“包括”和“正包括”表示开放式关系，并因此意味着包括但不限于。类似地，词语“具有”和“正具有”也表示开放式关系，并因此意味着具有但不限于。本文使用的术语“第一”、“第二”、“第三”等指的是用于区分不同元件的标签，并且可以不一定具有根据它们数字标记的序数含义。
在本发明中，在以下描述中描述的不同实施例中的不同技术特征可以彼此组合、替换或混合以构成另一实施例。
在本发明中，实施例中的以下示例性高电压(HV)半导体器件可以在任何种类的半导体器件中实现，例如闪存的外围电路、功率器件或其他合适的器件。
图1A是示出根据本发明第一实施例的示例性HV半导体器件的顶视图的示意图，并且图1B示意性示出了沿着图1A的剖面线A-A'截取的示例性HV半导体器件的截面图。如图1A和图1B所示，本实施例提供的HV半导体器件100包括半导体衬底102、至少一个第一隔离结构106、至少一个第一漂移区108、至少一个第一掺杂区110、至少一个第二掺杂区112、以及栅极结构114。半导体衬底102具有用于形成HV半导体器件100的有源区AA。在一些实施例中，半导体衬底102可以可选地包括其中形成有第一导电类型的阱区118，并且阱区118可用作HV半导体器件100的基极。在这种情况下，半导体衬底102可以具有第一导电类型或与第一导电类型互补的第二导电类型，但是本发明不限于此。可以例如基于阱区118的掺杂浓度来调节HV半导体器件100的阈值电压。当半导体衬底102具有与阱区118相同的导电类型时，阱区118的掺杂浓度可以大于半导体衬底102的掺杂浓度，但不限于此。在一些实施例中，阱区118可以在顶视图中覆盖有源区AA。在一些实施例中，半导体衬底102可以不包括在其中形成的阱区，并且具有第一导电类型的半导体衬底用作HV半导体器件100的基极。在一些实施例中，半导体衬底102包括用于形成HV半导体器件100的任何合适的材料。例如，半导体衬底102可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓和/或其他合适的III-V化合物，但不限于此。在本发明中，顶视图可以称为垂直于半导体衬底102的顶表面的垂直方向VD。
在一些实施例中，HV半导体器件100可以可选地还包括第二隔离结构116，其具有用于限定有源区AA的开口116a。例如，第二隔离结构116围绕HV半导体器件100的元件，使得第二隔离结构116可以使HV半导体器件100与形成在同一半导体衬底102中的其他器件绝缘。在一些实施例中，第二隔离结构116可以是浅沟槽隔离(STI)或其他合适种类的隔离结构。
栅极结构114设置在半导体衬底102的有源区AA上。在该实施例中，栅极结构114可以是沿第一方向D1延伸并跨越有源区AA的条状结构。在一些实施例中，栅极结构114可以不跨越有源区AA。在一些实施例中，栅极结构114可以包括用作HV半导体器件100的栅极的栅电极132和设置在栅电极132和半导体衬底102之间的栅极电介质层134。在一些实施例中，栅极结构114可以进一步包括设置在栅电极132和栅极电介质层134的侧壁处的间隔体。
第一隔离结构106设置在栅极结构114的一侧的半导体衬底102的有源区AA中。第一隔离结构106在栅极结构114的延伸方向(例如，第一方向D1)上的宽度W1小于有源区AA在第一方向D1上的宽度。在一些实施例中，第一隔离结构106与第二隔离结构116分离。在一些实施例中，第一隔离结构106可以是STI或其他合适种类的隔离结构。可以根据器件特性的要求调整第一隔离结构106在第二方向D2上的宽度。
第一漂移区108设置在半导体衬底102的有源区AA中，并且在顶视图中在第一隔离结构106的至少三侧，第一隔离结构106垂直穿透第一漂移区108。换句话说，第一隔离结构106的底部106B比第一漂移区108的底部108B深。应注意，第一隔离结构106可沿垂直方向VD穿透第一漂移区108。在一些实施例中，第一漂移区108可以在顶视图中横向围绕第一隔离结构106。因此，顶视图中的第一漂移区108的形状可以像“O”形或环形。在一些实施例中，第一隔离结构106的边缘106E1或边缘106E2可以连接到第二隔离结构116，因此第一漂移区108可以设置在第一隔离结构106的另外三侧。第一漂移区108可以具有与第一导电类型互补的第二导电类型。在一些实施例中，第一漂移区108可以在顶视图中与栅极结构114部分地重叠。在一些实施例中，第一漂移区108在第一方向D1上的宽度W2可以由第二隔离结构116限定，并因此可以基本上等于有源区AA在第一方向D1上的宽度。
第一掺杂区110设置在第一漂移区108中并被第一漂移区108包围，并且第一隔离结构106设置在第一掺杂区110和栅极结构114之间。第一掺杂区110具有第二导电类型，并且第一漂移区108的掺杂浓度小于第一掺杂区110的掺杂浓度。第一掺杂区110可以用作HV半导体器件100的漏极/源极。在一个实施例中，第一掺杂区110可以用作HV半导体器件100的漏极/源极端子，以用于连接到其他外部器件或电源；也就是说，第一漂移区108仅通过第一掺杂区110电连接到其他外部器件。应注意，由于第一隔离结构106设置在第一掺杂区110和栅极结构114之间，并且第一隔离结构106垂直穿透第一漂移区108，因此从第一掺杂区110到栅极结构114下方的半导体衬底102或阱区118的电流路径CP(如图1A中箭头所示)应该在第一隔离结构106周围而不直接位于第一隔离结构106下方。因此，第一隔离结构106的设置可以减小来自第一掺杂区110的电场对栅极结构114的影响，从而增强在HV半导体器件100的漏极/源极处的击穿电压。通过在第一方向D1加宽第一隔离结构106的宽度W1，电流路径CP可以被加长。在该实施例中，第一隔离结构106在第一方向D1上的宽度W1可以大于或等于第一掺杂区110在第一方向D1上的宽度W3。例如，第一隔离结构106在第一方向D1上的宽度W1可以处于第一掺杂区110在第一方向D1上的宽度W3与第一漂移区108在第一方向D1上的宽度W2之间。换句话说，第一掺杂区110设置在第一隔离结构106在第一方向D1上的两个相对边缘106E1、106E2(即，其靠近第二隔离结构116的边缘)之间，并且第一掺杂区110在垂直于栅极结构114的延伸方向的方向(例如，第二方向D2)上完全重叠第一隔离结构106，因此可以增加从第一掺杂区110到栅极结构114下方的半导体衬底102或阱区118的电流路径CP，从而更加显著地增加了HV半导体器件100的漏极/源极处的击穿电压。而且，可以例如基于第一隔离结构106的宽度W1来调整击穿电压。
第二掺杂区112设置在栅极结构114的与第一漂移区108相对的另一侧的半导体衬底102的有源区AA中。第二掺杂区112具有第二导电类型，并且可以用作HV半导体器件100的源极/漏极，这意味着第二掺杂区112可以用作HV半导体器件110的源极/漏极端子，以用于连接到其他外部器件或电源。
在一些实施例中，HV半导体器件100可以可选地还包括至少一个第二漂移区130，其设置在栅极结构114的面向第二掺杂区112的一侧的半导体衬底102的有源区AA中，并且第二掺杂区112设置在第二漂移区130中并被第二漂移区130包围。在这种情况下，第二漂移区130具有第二导电类型，第二漂移区130的掺杂浓度小于第二掺杂区112的掺杂浓度，并且第二漂移区130仅通过第二掺杂区112电连接到其他外部器件。在一些实施例中，第二漂移区130可以在顶视图中与栅极结构114部分地重叠。在这种情况下，在第一漂移区108和第二漂移区130之间且在栅极结构114下方的半导体衬底102或阱区118可以形成HV半导体器件100的沟道区104。在一些实施例中，第二漂移区130的宽度W5可以基本上等于有源区AA在第一方向D1上的宽度。
在一些实施例中，HV半导体器件100可以可选地还包括至少一个第三隔离结构136，其设置在栅极结构114的面向第二掺杂区112的一侧的半导体衬底102的有源区AA中。第三隔离结构设置在第二掺杂区112和栅极结构114之间。第二漂移区130可以在顶视图中设置在第三隔离结构136的至少三侧。在一些实施例中，第二漂移区130可以在顶视图中横向围绕第三隔离结构136。因此，顶视图中的第二漂移区130的形状也可以像“O”形或环形。在一些实施例中，第三隔离结构136的边缘可以连接到第二隔离结构116，因此第二漂移区130可以设置在第三隔离结构136的三侧。在一些实施例中，第三隔离结构136可以垂直穿透第二漂移区130。换句话说，第三隔离结构136的底部136B比第二漂移区130的底部130B深。在一些实施例中，第三隔离结构136在第一方向D1上的宽度W4小于第二漂移区130在第一方向D1上的宽度W5。可以根据器件特性的要求调整第三隔离结构136在第二方向D2上的宽度。在一些实施例中，第三隔离结构136与第二隔离结构116分离。在一些实施例中，第三隔离结构136可以是STI或其他合适的隔离结构。在一些实施例中，第一掺杂区110、第一漂移区108和第一隔离结构106可以分别相对于栅极结构114与第二掺杂区112、第二漂移区130和第三隔离结构136对称。
由于第三隔离结构136与第一隔离结构106类似或具有相同的结构，因此第三隔离结构136可以具有与第一隔离结构106相同的功能。因此，第三隔离结构136的设置可以减少来自第二掺杂区112的电场对栅极结构114的影响，从而增强HV半导体器件100的源极/漏极处的击穿电压。在该实施例中，第三隔离结构136在第一方向D1上的宽度W4处于第二掺杂区112在第一方向D1上的宽度W6与第二漂移区130在第一方向D1上的宽度W5之间。换句话说，第二掺杂区112设置在第三隔离结构136在第一方向D1上的两个相对边缘136E1、136E2之间，并且第二掺杂区112在垂直于栅极结构114的延伸方向的方向(例如，第二方向D2)上与第三隔离结构136完全重叠，因此可以增加从第二掺杂区112到栅极结构114下方的半导体衬底102或阱区118的电流路径，从而更加显著地增加HV半导体器件100的源极/漏极处的击穿电压。
在一些实施例中，第一导电类型和第二导电类型分别是p型和n型，因此HV半导体器件100是n型晶体管，但不限于此。在一些实施例中，第一导电类型和第二导电类型也可以分别是n型和p型，因此HV半导体器件100是p型晶体管。
作为上述HV半导体器件100，由于第一隔离结构106的深度DP1大于第一漂移区108的深度DP2，并且第一隔离结构106的宽度W1大于第一掺杂区110的宽度W3，因此漏极/源极处的击穿电压可以显著增加。类似地，第三隔离结构136的设置可以显著增加源极/漏极处的击穿电压。第一隔离结构106的深度DP1和第三隔离结构136的深度可以分别为例如300nm。注意，由于第一漂移区108的深度DP2小于第一隔离结构106的深度DP1，因此可以将HV半导体器件100的沟道区104的沟道长度CL控制为约1μm。如果第一漂移区的深度被制造为大于第一隔离结构，例如大于300nm，则沟道区的沟道长度需要被扩大到大于2μm，从而限制了HV半导体器件的尺寸的减小。然而，在本实施例的HV半导体器件100中，凭借第一隔离结构106的深度DP1大于第一漂移区108的深度DP2，不仅可以增加击穿电压，而且还可以保持或减小沟道区104的沟道长度CL。
图2示意性示出了根据第一实施例的HV半导体器件和没有第一隔离结构的HV半导体器件的击穿电压。如图2所示，没有第一隔离结构的HV半导体器件可以在漏极处具有大约30V的击穿电压，但是上述实施例的HV半导体器件100可以在漏极处具有大约40V的击穿电压。因此，上述实施例的HV半导体器件100的击穿电压显著增加。
图3示意性示出了用于制造根据第一实施例的HV半导体器件的示例性方法的流程图。图4A-图5A和图1A示意性示出了示例性方法的不同步骤处的示例性结构的顶视图。图4B-图5B和图1B示意性示出了示例性方法的不同步骤处的示例性结构的截面图。制造本实施例的HV半导体器件的方法包括但不限于以下步骤。首先，如图3、图4A和图4B所示，执行步骤S10以提供半导体衬底102。在一些实施例中，提供半导体衬底102的步骤还可包括在半导体衬底102中形成阱区118。之后，执行步骤S12以形成至少一个第一隔离结构106。在一些实施例中，形成第一隔离结构106的步骤可包括在半导体衬底102中形成第二隔离结构116以限定有源区AA。在一些实施例中，形成第一隔离结构106的步骤可以可选地还包括在半导体衬底102中形成第三隔离结构136，即可同时形成第一隔离结构106、第二隔离结构116和第三隔离结构136。因此，第一隔离结构106的底部106B、第二隔离结构116的底部116B和第三隔离结构136的底部136B位于相同的水平。在一些实施例中，第一隔离结构106的底部106B可以比阱区118的底部118B浅。
随后，如图3、图5A和图5B所示，执行步骤S14以在半导体衬底102上形成栅极结构114。具体地，电介质层和导电层可以顺序堆叠在半导体衬底102上，然后，导电层和电介质层在一个步骤或不同步骤中被图案化，以形成栅电极132和栅极电介质层134。在一些实施例中，形成栅极结构114的步骤还可包括形成围绕栅电极132和栅极电介质层134的间隔体。在形成栅极结构114之后，执行步骤S16以在栅极结构114的一侧的半导体衬底102的有源区中形成第一漂移区108。在一些实施例中，形成第一漂移区108的步骤可以进一步包括在栅极结构114的与第一漂移区108相对的另一侧的半导体衬底102的有源区中形成第二漂移区130。因此，沟道区104可以形成在第一漂移区108和第二漂移区130之间。例如，第一漂移区108和第二漂移区130可以利用栅极结构114和上述隔离结构作为掩模通过自对准工艺来形成。在这种情况下，沟道区104的沟道长度CL可以由栅极结构114限定。在一些实施例中，形成第一漂移区108和第二漂移区130的步骤可以通过利用额外的光掩模来执行，在这种情况下，沟道区104的沟道长度CL由第一漂移区108和第二漂移区130限定。在一些实施例中，可以在形成第一隔离结构106、第二隔离结构116和第三隔离结构136之前，执行形成第一漂移区108和第二漂移区130的步骤。在一些实施例中，可以在形成栅极结构114之前执行形成第一漂移区108和第二漂移区130的步骤。因为第一漂移区108的深度DP2小于第一隔离结构106的深度DP1，因此第一漂移区108的退火时间不需要太长。因此，对于工作电压为约40V的HV半导体器件100，可以容易地控制沟道长度CL并将其减小到约1μm；对于工作电压为大约10伏或更高电压的HV半导体器件100，沟道长度CL可以被减小到小于1μm或更小。
如图3、图1A和图1B所示，执行步骤S18以通过利用另一光掩模在第一漂移区108中形成第一掺杂区110和在第二漂移区130中形成第二掺杂区112。因此，可以形成该实施例的HV半导体器件100。由于第一掺杂区110和第二掺杂区112不是凭借利用上述隔离结构作为掩模而形成的，因此所形成的第一掺杂区110可以与第一隔离结构106间隔开，并且所形成的第二掺杂区112可以与第三隔离结构136间隔开。在一些实施例中，栅极结构114可以通过后栅极工艺形成，因此栅极结构114可以在形成第一掺杂区110和第二掺杂区112之后形成。
HV半导体器件及其制造方法不限于上述实施例，并且可以具有其他不同的优选实施例。为了简化描述，以下每个实施例中的相同组件用相同的符号标记。为了更容易比较实施例之间的差异，以下描述将详细说明不同实施例之间的不同之处，并且将不再重复描述相同的特征。
图6是示出根据本发明第二实施例的示例性HV半导体器件的顶视图的示意图。本实施例中提供的HV半导体器件200与第一实施例的不同之处在于HV半导体器件200可以在一个端子(漏极或源极)处具有高击穿电压。具体地，HV半导体器件200不包括第一实施例中的第二漂移区和第三隔离结构。在该实施例中，HV半导体器件200还可以包括在半导体衬底102中并且紧邻第二掺杂区112的接触掺杂区238。接触掺杂区238可以在形成第二掺杂区112之后形成并且具有第二导电类型。在一些实施例中，HV半导体器件200可以不包括阱区。
图7A是示出根据本发明第三实施例的示例性HV半导体器件的顶视图的示意图，图7B示意性示出了沿着图7A的剖面线B-B'截取的示例性HV半导体器件的截面图。本实施例中提供的HV半导体器件300与第一实施例的不同之处在于，HV半导体器件300包括沿垂直于栅极结构114的延伸方向的方向(例如，第二方向D2)布置的多个第一隔离结构306。在本实施例中，每个第一隔离结构306可以与第一实施例的第一隔离结构相似或相同，并且每个第一隔离结构306在第二方向D2上的宽度可以根据器件特性的需要来进行调整。在一些实施例中，第一隔离结构306中的至少一个的宽度W1可以处于第一掺杂区110的宽度W3和第一漂移区108的宽度W2之间，并且第一隔离结构306的另一个的宽度W1可以小于第一掺杂区110的宽度W3。在一些实施例中，第一隔离结构306中的至少一个的底部306B可以比第一漂移区108的底部108B深，并且第一隔离结构306中的另一个的底部306B可以比第一漂移区108的底部108B浅。在一些实施例中，HV半导体器件300可以可选地包括沿第二方向D2布置的多个第三隔离结构336。第三隔离结构336的结构可以与第一隔离结构306类似或相同，而不再详述。
图8是示出根据本发明第四实施例的示例性HV半导体器件的顶视图的示意图。本实施例中提供的HV半导体器件400与第一实施例的不同之处在于，HV半导体器件400包括沿栅极结构114的延伸方向(例如，第一方向D1)布置的多个第一隔离结构406。在该实施例中，第一隔离结构406彼此间隔开，HV半导体器件400还可以包括设置在第一漂移区108中并沿第一方向D1布置的多个第一掺杂区410。每个第一隔离结构406可以与第一实施例的第一隔离结构106类似或相同，并且垂直穿透第一漂移区108，因此将不再详述。每个第一隔离结构406可以设置在对应的第一掺杂区410和栅极结构114之间，以便增加从每个第一掺杂区410到沟道区的电流路径CP。具体地，第一掺杂区410在垂直于栅极结构114的延伸方向的方向(例如，第二方向D2)上与第一隔离结构406完全重叠。即，每个第一隔离结构406在第一方向D1上的宽度大于对应的第一掺杂区410在第一方向D1上的宽度。在一些实施例中，HV半导体器件400还可以包括多个第一漂移区108，并且第一隔离结构406中的一个和第一掺杂区410中的一个设置在每个第一漂移区108中。在一些实施例中，HV半导体器件400可以可选地包括沿第一方向D1布置的多个第三隔离结构436和设置在第二漂移区130中并沿第一方向D1布置的多个第二掺杂区412。第三隔离结构436的结构可以与第一隔离结构406类似或相同，并且垂直穿透第二漂移区130，而不再详述。每个第三隔离结构436可以设置在对应的第二掺杂区412和栅极结构114之间，并且每个第三隔离结构436在第一方向D1上的宽度大于对应的第二掺杂区412在第一方向D1上的宽度，以增加从每个第二掺杂区412到沟道区的电流路径。在一些实施例中，HV半导体器件400还可以包括多个第二漂移区130，并且第二隔离结构436中的一个和第二掺杂区412中的一个设置在每个第二漂移区130中。
通过使用所公开的HV半导体器件及其制造方法，掺杂区和栅极结构之间的隔离结构的深度可以大于漂移区的深度，并且隔离结构在第一方向上的宽度可以大于掺杂区的宽度，因此，可以在不增加沟道区的沟道长度的情况下显著增加漏极/源极处的击穿电压，或者可以减小沟道区的沟道长度。
具体实施例的前述描述将充分揭示本发明的一般性质，通过应用本领域技术范围内的知识，其他人可以针对各种应用来容易地修改和/或适应这些具体实施例，而无需过多的实验，并且不脱离本发明的一般构思。因此，基于本文提出的发明和指导，这些适应和修改旨在落入所公开实施例的等同体的含义和范围内。应理解，本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据本发明和指导来解释。
上面已经借助于示出特定功能及其关系的实现方式的功能构建块来描述了本发明的实施例。为了便于描述，本文任意定义了这些功能构建块的边界。可以定义替代边界，只要合适地执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所预期的本发明的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本发明和所附权利要求。
本领域技术人员将容易地观察到，可以在保留本发明的教导的同时对装置和方法进行多种修改和变更。因此，上述公开内容应被解释为仅受所附权利要求的范围和界限的限制。

Claims (22)

1.一种高电压半导体器件，包括：
半导体衬底，具有有源区，并且所述半导体衬底具有第一导电类型；
栅极结构，设置在所述半导体衬底的所述有源区上；
至少一个第一隔离结构，设置在所述栅极结构的一侧的所述半导体衬底的所述有源区中；以及
至少一个第一漂移区，设置在所述栅极结构的所述一侧的所述半导体衬底的所述有源区中，所述至少一个第一漂移区具有与所述第一导电类型互补的第二导电类型，并且所述至少一个第一隔离结构垂直穿透所述至少一个第一漂移区。
2.根据权利要求1所述的高电压半导体器件，还包括设置在所述至少一个第一漂移区中的至少一个第一掺杂区，并且所述至少一个第一隔离结构设置在所述至少一个第一掺杂区和所述栅极结构之间，其中，所述第一掺杂区具有所述第二导电类型。
3.根据权利要求2所述的高电压半导体器件，其中，所述至少一个第一漂移区的掺杂浓度小于所述至少一个第一掺杂区的掺杂浓度。
4.根据权利要求2所述的高电压半导体器件，其中，所述至少一个第一掺杂区沿所述栅极结构的延伸方向设置在所述至少一个第一隔离结构的两个相对边缘之间。
5.根据权利要求1所述的高电压半导体器件，其中，所述至少一个第一漂移区在顶视图中围绕所述至少一个第一隔离结构。
6.根据权利要求1所述的高电压半导体器件，还包括设置在所述半导体衬底中的第二隔离结构，其中，所述第二隔离结构具有用于限定所述有源区的开口。
7.根据权利要求6所述的高电压半导体器件，其中，所述至少一个第一隔离结构与所述第二隔离结构分离。
8.根据权利要求6所述的高电压半导体器件，其中，所述第二隔离结构的底部比所述至少一个第一漂移区的底部深。
9.根据权利要求2所述的高电压半导体器件，还包括至少一个第二掺杂区，所述至少一个第二掺杂区设置在所述栅极结构的另一侧的所述半导体衬底的所述有源区中，并且所述至少一个第二掺杂区具有所述第二导电类型。
10.根据权利要求9所述的高电压半导体器件，还包括至少一个第二漂移区，所述至少一个第二漂移区设置在所述栅极结构的所述另一侧的所述半导体衬底的所述有源区中，并且所述至少一个第二掺杂区设置在所述至少一个第二漂移区中，其中，所述至少一个第二漂移区具有所述第二导电类型，并且所述至少一个第二漂移区的掺杂浓度小于所述至少一个第二掺杂区的掺杂浓度。
11.根据权利要求10所述的高电压半导体器件，还包括第三隔离结构，所述第三隔离结构设置在所述至少一个第二掺杂区和所述栅极结构之间的所述半导体衬底的所述有源区中，并且所述第三隔离结构垂直穿透所述至少一个第二漂移区。
12.根据权利要求11所述的高电压半导体器件，其中，所述至少一个第二掺杂区沿所述栅极结构的延伸方向设置在所述第三隔离结构的两个相对边缘之间。
13.根据权利要求1所述的高电压半导体器件，其中，所述至少一个第一隔离结构包括沿垂直于所述栅极结构的延伸方向的方向布置的多个第一隔离结构。
14.根据权利要求1所述的高电压半导体器件，其中，所述至少一个第一隔离结构包括多个第一隔离结构，所述多个第一隔离结构彼此间隔开并沿着所述栅极结构的延伸方向布置，所述高电压半导体器件包括多个所述第一掺杂区，并且所述第一掺杂区在垂直于所述栅极结构的延伸方向的方向上与所述第一隔离结构完全重叠。
15.一种用于制造高电压半导体器件的方法，包括：
提供具有第一导电类型的半导体衬底，其中，所述半导体衬底具有有源区；
在所述半导体衬底的所述有源区中形成至少一个第一隔离结构；
在所述半导体衬底的所述有源区上且在所述至少一个第一隔离结构的一侧形成栅极结构；以及
在所述栅极结构的一侧的所述半导体衬底的所述有源区中形成至少一个第一漂移区，并且所述至少一个第一漂移区具有与所述第一导电类型互补的第二导电类型，其中，所述至少一个第一隔离结构的底部比所述至少一个第一漂移区的底部深。
16.根据权利要求15所述的用于制造高电压半导体器件的方法，还包括在所述至少一个第一漂移区中形成至少一个第一掺杂区，其中，所述至少一个第一掺杂区具有所述第二导电类型，并且所述至少一个第一隔离结构设置在所述栅极结构和所述至少一个第一掺杂区之间。
17.根据权利要求16所述的用于制造高电压半导体器件的方法，其中，所述至少一个第一漂移区的掺杂浓度小于所述至少一个第一掺杂区的掺杂浓度。
18.根据权利要求15所述的用于制造高电压半导体器件的方法，其中，形成所述至少一个第一隔离结构包括在所述半导体衬底中形成第二隔离结构，其中，所述第二隔离结构具有限定所述有源区的开口。
19.根据权利要求18所述的用于制造高电压半导体器件的方法，其中，所述至少一个第一隔离结构与所述第二隔离结构间隔开。
20.根据权利要求16所述的用于制造高电压半导体器件的方法，其中，形成所述至少一个第一掺杂区包括在所述栅极结构的另一侧的所述半导体衬底的所述有源区中形成至少一个第二掺杂区，并且所述至少一个第二掺杂区具有所述第二导电类型。
21.根据权利要求20所述的用于制造高电压半导体器件的方法，其中，形成所述至少一个第一漂移区包括在所述半导体衬底中形成至少一个第二漂移区，所述至少一个第二漂移区具有所述第二导电类型，所述至少一个第二掺杂区设置在所述至少一个第二漂移区中，并且所述至少一个第二漂移区的掺杂浓度小于所述至少一个第二掺杂区的掺杂浓度。
22.根据权利要求21所述的用于制造高电压半导体器件的方法，其中，形成所述至少一个第一隔离结构包括在所述半导体衬底中且在所述至少一个第二掺杂区与所述栅极结构之间形成第三隔离结构，并且所述第三隔离结构垂直穿透所述至少一个第二漂移区。
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