CN101728392A - 具有减少的导通电阻的高压器件 - Google Patents

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Abstract

一种半导体器件包括半导体衬底，形成在所述衬底中的源区和漏区，形成在所述衬底上且设置在所述源区和漏区之间的栅结构，和形成在所述衬底中且在所述栅结构和所述漏区之间的第一隔离结构，所述第一隔离结构包括在接近于所述漏区的边界处的突起。每个突起包括在沿所述漏区边界的第一方向测量的宽度，和沿与所述第一方向垂直的第二方向测量的长度，相邻的突起之间相互间隔一定距离。

Description

具有减少的导通电阻的高压器件
技术领域
本发明通常涉及半导体集成电路领域。
背景技术
在各种电子系统的设计中，在单个工艺技术中集成模拟、数字、高压和高功率功能的能力已非常重要。例如，在各种高功率应用场合中(例如汽车电子系统)，智能功率BCD(双极、互补金属-氧化物半导体(CMOS)、扩散金属-氧化物半导体(DMOS))技术已得到广泛的应用。这可能是由于在双极CMOS(BiCMOS)工艺流程中容易集成横向扩散的金属氧化物半导体器件(LDMOS)。通常采用降低表面场(RESURF)的技术以优化器件的性能，及允许将高压器件与双极管和MOS晶体管集成在一起。然而，随着MOS器件越来越适应高压应用，与高的导通电阻问题相关的问题也随即产生。在LDMOS器件中，当在栅极施加高压时，在该栅结构之下的电子沟道具有较高的导通电阻和低的饱和电流。结果是降低了该LDMOS器件功率晶体管的性能。一种改善MOS导通电阻的方法是利用结隔离技术中漂移区的横向掺杂的变化。虽然这个方法对于其想要的目的已得到满意的效果，但是并未在所有方面都取得满意的效果。因此，需要新的改进的具有减少的导通电阻的高压器件。
发明内容
因此，本发明提供了一种半导体器件，其包括半导体衬底，形成在衬底中的源区和漏区，形成在衬底中的栅结构，该栅结构设置在源和漏区之间，和形成在衬底中的第一隔离结构，该第一隔离结构在栅结构和漏区之间，该第一隔离结构包括位于接近于漏区边缘的多个突起。多个突起中的每一个都包括在沿漏区边界的第一方向测量的宽度，和在与第一方向相互垂直的第二方向测量的长度，和相邻的突起被相互间隔一定距离设置。在一些实施例中，第一隔离结构包括在第二方向测量的全部长度，和突起长度范围在第一隔离结构的全部的长度的约25％至50％之间。在一些其他实施例中，突起的宽度范围在月0.8μm至1.2μm之间。在一些实施例中，相邻突起之间的距离范围在1.5μm至2μm之间。
还在其他实施例中，半导体器件还包括形成在衬底中的基区，该基区具有第一导电类型且位于栅结构的一部份之下和形成在衬底中的阱区，该阱区具有不同于第一导电类型的第二导电类型且位于栅结构的另外部分之下。源区部分地为该基区所环绕，该源区具有第二导电类型，且漏区部分地为阱区所环绕，漏区具有第二导电类型。在其他实施例中，该半导体器件还包括形成在衬底中的双RESURF层，该双RESURF层具有第一导电类型，且其位于阱区之下和形成在衬底中的埋层，该埋层具有第二导电类型且位于基区和双RESURF层之下。在一些其他实施例中，该半导体器件还包括形成在衬底中的主体接触区，其与源区相邻，该主体接触区具有第一导电类型。在其他实施例中，该半导体器件还包括形成在衬底中的第二隔离结构，该第二隔离结构具有与漏区相邻的第一部分和与基区相邻的第二部分。该第二隔离结构将该半导体器件与相邻的器件隔离。
本发明也提供了其他半导体器件，其包括半导体衬底，设置在衬底中的源区和漏区，设置在衬底中及源区和漏区之间的栅结构，和设置在衬底中的第一浅沟槽隔离(STI)结构，该第一STI结构包括至少两个具有与漏区边界相邻的边界的突起。在一些实施例中，该突起的宽度范围在约0.8μm至约1.2μm之间，该突起的长度范围在约1μm至约2μm之间，和相邻突起之间的距离在约1.5μm至约2μm之间。在其他实施例中，该第一STI结构具有在第二方向上测量的全部长度，该全部长度包括突起的长度。突起的长度范围在全部长度的约25％至50％之间。在一些其他实施例中，源区和漏区具有第一导电类型，且半导体器件还包括设置在衬底中的主体接触区，其与源区相邻，该主体接触区具有不同于第一导电类型的第二导电类型。
在其他实施例中，该半导体器件还包括设置在衬底中的第一掺杂区，使得源区和主体接触部分地为该第一掺杂区所环绕，该第一掺杂区具有第二导电类型，和设置在衬底中的第二掺杂区，以使漏区和第一STI结构部分地为该第二掺杂区所环绕，该第二掺杂区具有第一导电类型。在一些实施例中，半导体器件还包括设置在衬底中的双RESURF层，以使第二掺杂区基本地覆盖该双RESURF层，该双RESURF层具有第二导电类型。在其他实施例中，该半导体器件还包括设置在衬底中的埋层，以使第一掺杂区和双RESURF层基本地覆盖该埋层。在一些其他实施例中，该半导体器件还包括设置在衬底中的第二STI结构，该第二STI结构用于将该半导体器件与相邻器件隔离开，该第二STI结构具有与主体接触区相邻的第一部分和与漏区相邻的第二部分。该漏区设置在第一STI和第二STI结构的第二部分之间。
进一步地，本发明提出了半导体器件，其包括具有有源区的半导体衬底，形成在衬底中的第一掺杂区，该第一掺杂区具有第一导电类型，形成在衬底中且与第一掺杂区相邻的第二掺杂区，该第二掺杂区具有不同于第一导电类型的第二导电类型，形成在衬底中且部分地为第一掺杂区所环绕的源区，该源区具有第二导电类型，形成在衬底中且部分地为第二掺杂区所环绕的漏区，该漏区具有第二导电类型，形成在衬底上且位于源区和漏区之间的栅结构，和具有部分地槽型结构的隔离结构。有源区的部分位于隔离结构的部分地槽型结构的每个槽内。在一些实施例中，该隔离结构具有从漏区至源区方向测量的全部长度，其中从相同方向测量每个槽的长度，槽长度的范围在隔离结构的全部长度的约25％至约50％之间。
附图说明
当结合附图阅读时，从之后详细的描述中可对本发明揭示的各个方面有更好的理解。需要强调的是，根据工业中标准的工艺，各种构造并未按照比例绘制。事实上，为了讨论的方便，对于上述各种构造的尺寸可被任意地增大或减小。
图1为根据本发明所揭示内容的各个方面的横向扩散金属氧化物半导体(LDMOS)的剖面视图；
图2为具有全浅沟槽隔离(STI)结构的LDMOS器件的俯视图；
图3为根据本发明所揭示内容的各个方面的具有部分槽型的STI结构的LDMOS器件的俯视图；
图4A和图4B分别为说明图2的LDMOS器件和图3的LDMOS器件在导通状态条件下的电流路径的俯视图；
图5为表示采用各种STI配置的LDMOS器件的导通电阻和击穿电压的图表；
图6为表示具有不同槽宽的部分槽型的STI配置的LDMOS器件的导通电阻和击穿电压的图表；
图7为表示具有槽之间不同有源区宽度的STI配置的LDMOS器件的击穿电压和导通电阻减少的百分比的图表；
图8为表示分别具有全STI配置和具有部分槽型的STI配置的LDMOS器件在导通状态条件下的漏驱动电流(IDS)对源漏电压(VDS)的图表；
图9为表示分别具有全STI配置和具有不同槽型长的部分槽型的STI配置的LDMOS器件在关断状态条件下的漏驱动电流(IDS)对源漏电压(VDS)的图表。
具体实施方式
本发明通常涉及半导体集成电路领域。可以理解的是下述揭示提供许多不同的实施方式，或例子，以实现本发明的不同构造。下面描述元件和排列的具体例子是为了简化本发明所揭示的。当然这些仅是例子，并不是限制本发明。而且，本发明可在各种例子中重复参考标号和/或字母。这种重复是为了简化和清楚的目的，不是指示各种实施方式和/或所讨论配置之间的关系。此外，在说明书中“在第二构造上形成第一构造”的含义包括有，第一构造和第二构造直接接触形成的实施方式，和也包括有在第一和第二构造之间插入有额外的构造的实施方式，使得第一和第二构造可以不直接接触。
参考图1，示出了根据本发明各个方面的LDMOS器件100的剖面图。该DCMOS器件100可为集成电路(IC)的一部份，IC包括各种其他有源或无源的微电子器件。因此，可在双极CMOS(BiCMOS)工艺流程中制造该LDMOS器件100，并且可以理解的是在此对其中部分工艺只进行简单的介绍。在当前的实施方式中，LDMOS器件100被设置为N沟道的LDMOS晶体管。进一步地，可采用0.25μm(250nm)技术节点工艺制造该LDMOS器件100，且因此以下所揭示的LDMOS器件100的各种结构和构造的具体尺寸是参考0.25μm技术的工艺的例子。然而，应当注意的是也可采用其他技术节点的工艺制造该LDMOS器件100。
LDMOS器件100可包括半导体衬底102。该衬底102可为或包括半导体晶片，例如硅晶片。可选择地，该衬底102可包括其他元素半导体，例如锗。该衬底102可包括化合物半导体，例如碳化硅、砷化镓、砷化铟和磷化铟。该衬底102可包括合金半导体例如锗硅、碳化锗硅、磷化砷镓和磷化砷铟。在当前实施例中，衬底102包括P型硅晶片(其具有约10Ω-cm的电阻)。可生长具有适当掺杂浓度和厚度的P型外延层(P外延层)104，以实现高的击穿电压。可采用高能量锑注入形成N+埋层(NBL)106，该埋层106适于形成隔离的器件。可以理解的是可在P型衬底102和P外延层104之间的界面形成NBL106。在NBL 106的一部份之上形成双RESURF(降低的表面场)P型注入层108。可为垂直RESURF使用该双RESURF层以得到漂移区的全耗尽。
该LDMOS器件100可包括N阱区112(也称为功率NW)。该N阱区112对于N沟道LDMOS来说可具有漂移区的功能。可在P外延层104中形成N阱区112。可选择地，该N阱区112可为衬底102的一部份，且在缺少P外延层时通过注入形成。N阱区112具有N型掺杂剂，例如磷。在一个实施例中，可通过一系列无论已知的或是已开发的工艺步骤形成该N阱区112，例如在衬底上生长牺牲的氧化物，在N阱区的位置开口构图，及注入杂质。
该LDMOS器件100可包括各种隔离结构例如浅沟槽隔离(STI)或形成在P外延层104/或衬底102上的局部的硅的氧化物(LOCOS)以定义和电隔离各种有源区。在该实施例中，该器件100包括为了将LDMOS器件100与其他相邻器件(未示出)隔离的STI结构120，和为了释放栅电极128下的电场的STI结构122，且该STI结构122形成在漏极侧附近。可在P外延层104/衬底102的有源区周围形成STI结构120，在P外延层104/衬底102中可形成N沟道LDMOS器件。作为一个例子，STI结构120，122的形成可包括：在衬底中干法刻蚀沟槽，和采用绝缘材料填充该沟槽，例如氧化硅，氮化硅，或氮氧化硅。填充的沟槽可具有多层结构，例如采用氮化硅或氧化硅填充的热氧化物衬里层。在该实施例的改进中，可采用以下工艺顺序生成该STI结构，例如：生长氧化物衬垫，通过低压化学气相淀积(LPCVD)形成氮化物层，采用光致抗蚀剂和掩膜构图STI开口，在衬底中刻蚀沟槽，可选地生长热的氧化物沟槽衬里以改善沟槽的界面，采用CVD氧化物填充该沟槽，采用化学机械抛光(CMP)工艺进行回刻蚀和平坦化，和采用氮化物去除工艺以去除氮化硅。在一个实施例中，依据器件工艺，从表面垂直测量，STI结构120，122的深度小于约0.5μm。在漏极侧附近的STI结构122可具有如将在之后图2中所讨论的全STI结构，或可具有将在之后图3中所讨论的部分槽型的STI结构。
LDMOS器件100可包括设置在P外延层104/衬底102上的栅结构，该栅结构包括栅电介质126和设置在所述栅电介质126之上的栅电极128。该栅结构还包括其他构造例如现有技术中已知的侧壁130。栅电介质126包括二氧化硅层，该二氧化硅层可通过以下工艺形成，热氧化，化学气相淀积(CVD)，物理气相淀积(PVD)，原子层淀积(ALD)或其他适合的工艺，或其组合。可选择地，栅电介质126可包括高电介质常数(高k值)的材料，氮氧化硅，其他适合的材料或其组合。该栅电介质可具有多层结构例如一层氧化硅层和另一个高k值材料层。该栅电介质层126可具有的厚度范围在约20埃至约200埃之间。在该实施例中，栅电介质层126可具有的厚度约在130埃(对于5V栅电压工作)。
将栅电极128设计为与金属互连相耦合，且设置覆盖在栅电介质层126之上。栅电极128包括掺杂的多晶硅(polysilicon)。可选择地，该栅电极层可包括的金属例如Al，Cu，W，Ti，Ta，TiN，TaN，NiSi，CoSi，其他合适的导电材料，或其组合。该栅电极128可通过CVD，PVD，电镀和其他合适的工艺形成。该栅电极128可具有多层结构，和利用多步骤的工艺中形成。
LDMOS器件100可包括形成在N阱区112中的P型基(也成为P型主体)区132。可将该P型基区132横向地相互设置在绝缘构造120和栅电极128之间。还可将该P型基区延伸至外延层104/衬底102的一部分，以使P型基区132部分地位于栅电极128之下。P型基区132包括P型掺杂剂例如硼，且其通过包括离子注入的方法形成。在一个实施例中，通过具有倾斜角度的离子注入工艺形成该P型基区132，以延伸P型基区132使其部分地位于栅电极128之下。在进一步的实施例中，该离子注入工艺可采用的倾斜角度约为45度。在其他实施例中，可对倾斜角度进行调制以优化沟道长度。
LDMOS器件100还可包括源区140和与该源区相邻的主体接触区142。可在P型基区132中形成该源区140和主体接触区142。该器件100还可包括形成在N阱区112中的漏区144。可将该漏区144设置在隔离结构120和122之间。在该实施例中，可采用N型掺杂剂(N+)例如磷或砷对源区140和漏区144进行掺杂以形成LDMOS器件的N型沟道。可以理解的是，源区和漏区可具有不同的结构，例如凸起的，凹槽的，或应力的构造。可采用P型掺杂剂(P+)例如硼对主体接触区142进行掺杂。该主体接触区142可起到LDMOS器件100中保护环的作用。
如之前所注明的，可在外延层104/衬底102上形成其他器件和构造以形成集成电路。所述其他器件可包括各种晶体管，设置及互连的各种有源和无源构造以在各种电子系统(例如高功率应用)中提供适合的功能。另外，可以理解的是，半导体器件还可包括形成在衬底上的各种接触孔和金属构造。例如，可通过硅化工艺形成硅化物，例如自对准硅化物(salicide)工艺，其中与硅结构相邻形成金属材料，接着升高温度以进行退火和引起下面的硅和金属之间的反应以形成硅化物，且去除未进行反应的金属。可在各种构造上自对准地形成salicide材料以减少接触电阻，例如在源区，漏区和/或栅电极上。
在衬底上形成多个构图过的电介质层和导电层以形成多层互连，设置该多层互连将各种P型和N型掺杂区相连，例如源区140，主体接触区142，漏区144和栅电极128。在一个实施例中，按照配置形成层间电介质(ILD)和多层互连(MLI)结构以使ILD将每个MLI结构与其他MLI结构分隔和隔离。在进一步的例子中，该MLI结构包括接触，通孔和形成在衬底上的金属线。在一个例子中，MLI结构可包括导电金属例如铝，铝/硅/铜合金，钛，氮化钛，钨，多晶硅，金属硅化物，或其组合，也称为铝互连。可通过包括物理气相淀积(或溅射)，化学气相淀积，或其组合的工艺形成铝互连。其他形成铝互连的制造技术可包括光刻工艺和刻蚀以对垂直互连(接触和通孔)和水平互连(导线)构图导电材料。可选择地，可采用铜多层互连以形成金属构图。该铜互连结构可包括铜，铜合金，钛，氮化钛，钽，氮化钽，钨，多晶硅，金属硅化物，或其组合。可通过包括CVD，溅射，电镀或其他合适的工艺的技术形成该铜互连。
ILD材料包括氧化硅。可选择地或额外地，该ILD包括具有低电介质常数的材料，例如电介质常数低于约3.5的电介质材料。在一个实施例中，该电介质层包括二氧化硅，氮化硅，氮氧化硅，聚酰亚胺(polyimide)，旋涂玻璃(SOG)，掺杂氟化物的硅酸盐玻璃(FSG)，掺杂碳的氧化硅，黑钻(Applied Materialsof Santa Clara，California)，干凝胶，气凝胶，无定形的氟化碳，帕利灵(parylene)，BCB(bis-benzocyclobutenes)，SiLK(Dow Chemical，Midland，Michigan)，聚酰亚胺，和/或其他合适的材料。可通过包括旋涂，CVD或其他合适的工艺的技术形成该电介质层。
可在集成电路工艺中形成MLI和ILD结构，例如镶嵌工艺。在镶嵌工艺中，采用金属例如铜来作为用于互连的导电材料。对于各种导电构造，可选择地或额外地采用其他金属或金属合金。因此，对于ILD可采用氧化硅，氟化的硅石玻璃，或低电介质常数(k)材料。在镶嵌工艺中，在电介质层中形成沟槽，并将铜填充到该沟槽中。接着进行化学机械抛光(CMP)以回刻蚀和平坦化衬底表面。
参考图2，其示出了具有全STI结构202的LDMOS器件200的俯视图。该LDMOS器件200与图1中的LDMOS器件100类似，不同的是STI结构202的设置。因此为了清楚和简单对图1和图2中类似的构造采用相同的标号。该LDMOS器件200可包括形成在外延层/衬底中的全STI结构202，且该全STI结构202被设置在栅电极128(栅结构)和漏区144之间(类似与图1的STI结构122)。可在衬底的有源区(AA)中形成该全STI结构202。在本实施例中，全STI结构202部分地被N阱区112所环绕。该全STI结构202的一个缺点是LDMOS器件200的导通电阻高，在以下描述中将讨论这个缺点。
参考图3，其示出了根据本发明的各个方面具有部分槽型的STI结构302的LDMOS器件300的俯视图。该LDMOS器件300与图1中的LDMOS器件100类似，不同的是部分槽型的STI结构302。因此为了清楚和简单对图1和图3中类似的构造采用相同的标号。该LDMOS器件300具有形成在外延层/衬底中的部分槽型的STI结构302，且该部分槽型的STI结构302被设置在栅电极128(栅结构)和漏区144之间(类似与图1的STI结构122)。换句话说，该部分槽型的STI结构302可包括多个边缘与漏区144边缘相邻的突起304。因此，在相邻的突起304之间(或突起之间的缝中)设置衬底的有源区的部分310。可以理解的是突起304的数量可依据技术节点工艺及具体应用发生变化。且，可在衬底中的STI结构的形成期间通过调整沟槽的构图布图容易地形成部分槽型的STI结构302。具有部分槽型的STI结构302的LDMOS器件300相对于具有全STI结构202的LDMOS器件200来说，具有多个优点，这些优点将在以下进行讨论。
部分槽型的STI结构302包括沿着漏区144的边缘方向测量的突起宽度(S1)，沿着从漏区144至源区142的方向测量的突起长度(d2)，和相邻突起304之间的间隙(d1)。在该实施例中，发现突起宽度(S1)的范围可在约0.8μm至1.2μm之间以在不损害击穿电压的基础上提供三维电场，且当S1较小时可改善较大有源区(AA)的导通电阻。另外，发现随着突起长度(d2)的增加，突起长度(d2)显著地影响击穿电压，因此突起长度(d2)的范围可在约1μm至约2μm之间。在一些实施例中，将突起长度(d2)与部分槽型的STI结构302的全长320进行归一化，突起长度(d2)约为全长320的25％至50％。进一步地，发现在不损伤击穿电压的基础上，相邻的突起304之间的间隙(d1)的范围可在1.5μm至约2μm(当d2和S1值固定为2μm和1μm时)之间，可减少约20％的导通电阻(与图2的全STI结构相比较)。需要注意的是上述描述的具体例子是参考0.25μm的技术节点工艺，在不脱离本发明的发明思想的范围，在其他技术工艺中可采用其他尺寸。
参考图4A至图4B，分别示出了图2的LDMOS器件200和图3的LDMOS器件300的俯视图，示出在导通状态时的电流线。因此，类似于图2、3，图4A和4B中类似的构造采用相同的标号。在图4A中，示出了具有标准的全STI结构202的LDMOS器件200中在导通状态的电流线410从源(S)区140行进至漏(D)区144。该电流线410在栅电极(栅结构)128和全STI结构202之下行进。然而，在图4B中，由于在部分槽型的STI结构203的突起304之间的衬底有源区，使得电流线420可沿着较短的传导路径从源(S)区140行进至漏(D)区144。而且，在部分槽型的STI结构302的漏极侧附近，该传导路径可较宽。因此，与图2的LDMOS器件200相比较，图3的LDMOS器件300中具有最短路径的电流，提供了较小的导通电阻和较高的驱动电流。
下述的各个图表证明具有各种STI结构(例如图2的全STI结构202和图3的部分槽型的STI结构)的性能。具体地，与具有全STI结构的LDMOS器件相比较，各种图表证明了具有部分槽型的STI结构的LDMOS器件在不大量降低击穿电压(BV)的基础上，降低了导通电阻(Ron)。进一步地，可采用下面的各种图表选择部分槽型的STI配置的各种尺寸(例如图3中讨论的d1，d2和S1)以对于特定应用得到优化的导通电阻/击穿电压的平衡表现。此外，参考以上的图1-4能够对以下讨论的各种图表有更好的了解。
参考图5，示出了用于各种STI配置的LDMOS器件的导通电阻(Ron)502和击穿电压(BV)504的图500。该LDMOS器件可与图1的LDMOS器件100相类似。该STI配置可包括全STI配置510(类似于图2的全STI配置)和各种部分槽型的STI配置520，530，540(类似于图3的部分槽型的STI配置)。部分槽型的STI配置520，530，540包括的S 1和d1尺寸的相同(S1＝1μm，d1＝0.3μm)，但是d2的尺寸不同。部分槽型的STI配置520包括d2＝1μm，部分槽型的STI配置530包括d2＝2μm，和部分槽型的STI配置540包括d2＝2.5μm。从图500可以看出，具有全STI配置510的LDMOS器件具有约109.2mΩ-mm2的导通电阻和约50V的BV。且，对于具有部分槽型的STI配置520，530，540的LDMOS器件，在不牺牲击穿电压的基础上可减小导通电阻。例如具有部分槽型的STI配置540(d2＝2.5μm)的LDMOS器件可降低近20％的导通电阻，而击穿电压的最大减少量为约6％。
参考图6，示出了显示具有各种部分槽型的STI配置的LDMOS器件的导通电阻(Ron)602和击穿电压(BV)604的图600。该LDMOS器件可与图1的LDMOS器件100类似。各种部分槽型的STI配置(类似于图3的部分槽型的配置300)可包括对于d1具有相同的尺寸(d1＝0.5μm)，对于S1具有不同的尺寸(1μm，1.5μm和2μm)，对于d2具有不同的尺寸(1μm和2μm)的配置。线612示出了对于d1＝0.5μm，d2＝2μm，和S1＝1μm，1.5μm和2μm的配置的导通电阻。线621示出了对于d1＝0.5μm，d2＝1μm，和S1＝1μm，1.5μm和2μm的配置的击穿电压。线622示出了对于d1＝0.5μm，d2＝2μm，和S1＝1μm，1.5μm和2μm的配置的击穿电压。从图600可以发现，对于d1＝0.5μm，d2＝2μm，和S1＝2μm的配置可得到超过10％的导通电阻的改进。另外地，对于d1＝0.5μm，d2＝2μm，和S1＝1μm的配置，击穿电压减少2-3V(约5％)，而导通电阻减少约20％。因此，对于特定的应用可优化各种参数(例如d1，d2和S1)以得到最优的导通电阻/击穿电压的平衡表现。
参考图7，示出了显示对于具有各种STI配置的LDMOS器件的击穿电压(BV)702和导通电阻704减少百分比的图700。该LDMOS器件可与图1的LDMOS器件100类似。各种STI配置可包括对于d2和S1具有相同的尺寸(d2＝2μm，S1＝1μm)，对于d1具有不同的尺寸(d1为0，0.5μm，1μm，1.5μm和2μm)的配置。应当注意的是d1＝0的配置为全STI配置(类似与图2的全STI配置200)，d1＝0.5μm，1μm，1.5μm和2μm的配置为部分槽型的STI配置(类似与图3的部分槽型的STI配置300)。线710表示对于各种配置的击穿电压，线720表示对于各种配置的导通电阻的减少百分比(％)。从图700可以发现对于优化的设计，在几乎不改变击穿电压下对于导通电阻的最佳改善约为20％。
参考图8，示出了表示对于具有全STI配置的LDMOS器件(虚线)和具有部分槽型的STI配置的的LDMOS器件(实线)的漏驱动电流(IDS)802和漏源电压(VDS)之间关系的图800。该具有全STI配置的LDMOS器件与图2的器件200类似，且该具有部分槽型的STI配置的LDMOS器件与图3的器件200类似。图800示出了在栅源电压(VGS)为1V，2V，3V，4V和5V的导通状态时器件的IDS/VDS的特性。从图800可知，具有全STI的标准LDMOS器件在VGS＝4V和5V时漏驱动电流接近饱和。进一步地，相对于标准的LDMOS器件，具有部分槽型的STI配置的LDMOS器件显示了更高的驱动电流。
参考图9，示出了表示对于具有各种STI配置的LDMOS器件漏驱动电流(IDS)和漏源电压(VDS)之间在反偏置关断状态关系的图900。该LDMOS器件可与图1的LDMOS 100类似。该STI配置可包括全STI配置910(类似于图2的全STI配置200)，和各种部分槽型的STI配置920，930，940(类似于图3的部分槽型的STI配置300)。该部分槽型的STI配置920，930，940包括相同的S1和d1的尺寸(S1＝1μm，d1＝0.3μm)，但d2的尺寸不相同。部分槽型的STI配置920包括d2＝1μm，部分槽型的STI配置930包括d2＝2μm，部分槽型的STI配置940包括d2＝2.5μm。从图900可以发现，随着d2的增加，击穿电压减少很少。这可能是因为随着d2增加至2.5μm，由于缺少垂直双RESURF(参考图1的标号)使得功率N阱(参考图1的标号)不能被完全耗尽。然而对于d2＝1μm，由于X方向电介质RESURF和三维电场的形成，因此击穿电压略高于标准全STI配置。
总之，本发明在各种实施例中得到不同的效果。例如，本发明揭示的方法和器件提供了具有在漏侧附近的部分槽型的STI结构的高电压器件。在漏侧附近的该STI的形状是沿着Z方向(垂直)部分地开槽，其提供了较短的电流传导路径以提高在导通状态的漏驱动电流(IDS)。另外，由于在槽型结构中的STI开口，三维电场(电介质RESURF)也使击穿电压不会随着垂直方向上双RESURF的减少而增加。因此，这些优点中的一些包括，(1)减少约20％的导通电阻(Ron)，(2)在关断状态时击穿电压的减小是可忽略的，(3)无需增加工艺的复杂性能够通过布图在STI中形成槽，(4)和轻易地集成到其他技术工艺中。因此，在不牺牲或损害击穿电压的情况上，为中等电压功率器件(例如，在先进的0.25μm BiCMOS-DMOS工艺中)提供减少的导通电阻和高的驱动电流。
在各个实施例中，本发明和结构在保持高的击穿电压情况下可减少导通电阻。其揭示的结构和方法可有多种实施方式，改变和变化。在一个例子中，高电压半导体器件还可包括覆盖在衬底和栅构造上的应力层。该应力层可包括氮化硅，氮氧化硅，氧化硅和碳化硅。在另一个实施例中，源区和漏区可具有不同的结构，例如凸起的、凹槽的或应力的。可以理解的是，高电压半导体器件不仅限于N沟道LDMOS器件，但也可扩展至具有部分槽型的STI结构的P沟道LDMOS器件，尽管根据P沟道LDMOS设计，掺杂类型会相反且尺寸会有变化。进一步的实施例也可包括但不限于垂直扩散的金属氧化物半导体(VDMOS)，高功率MOS晶体管的其他类型，Fin结构场效应晶体管(FinFET，三栅MOSFET器件)，和应力MOS结构。
前述仅概括了几个实施例的特征。本领域普通技术人员应该明白，他们可利用本发明作为基础从而设计或修改其他工艺和结构以实现相同的目的和/或达到与在此介绍的实施例相同的效果。本领域普通技术人员也应该意识到不脱离本发明思想和范围内的许多等同解释，且他们可在不脱离本发明思想和范围的基础上做出各种变化，替换和变化。

Claims (15)

1.一种半导体器件，包括：
半导体衬底；
形成在所述衬底中的源区和漏区；
形成在所述衬底上且设置在所述源区和漏区之间的栅结构；和
形成在所述衬底中且在所述栅结构和所述漏区之间的第一隔离结构，所述第一隔离结构具有位于接近所述漏区边缘的多个突起；
其中，所述多个突起的每一个包括在沿所述漏区边界的第一方向上测量的宽度，和在与所述第一方向垂直的第二方向上测量的长度，和其中相邻的突起相互间隔一定距离。
2.如权利要求1所述的半导体器件，其中，所述第一隔离结构包括从所述第二方向上测量的全部长度；和
其中所述突起的长度范围在所述第一隔离结构的所述全部长度的约25％至约50％之间。
3.如权利要求1所述的半导体器件，其中，所述突起的长度范围在约1μm至约2μm之间，所述突起的宽度范围在约0.8μm至约1.2μm之间，相邻突起之间的距离的范围在约1.5μm至约2μm之间。
4.如权利要求1所述的半导体器件，还包括：
形成在所述衬底中的基区，所述基区具有第一导电类型且在所述栅结构的一部份之下；和
形成在所述衬底中的阱区，所述阱区具有不同于所述第一导电类型的第二导电类型，且位于所述栅结构的另一部分之下；
其中所述源区部分地为所述基区所环绕，所述源区具有第二导电类型；
其中所述漏区部分地为所述阱区所环绕，所述漏区具有第二导电类型。
5.如权利要求4所述的半导体器件，还包括：
形成在所述衬底中的双RESURF层，所述双RESURF层具有第一导电类型且其位于所述阱区之下；和
形成在所述衬底中的埋层，所述埋层具有第二导电类型且其位于所述基区和所述双RESURF层之下。
6.如权利要求1所述的半导体器件，还包括形成在所述衬底中且与所述源区相邻的主体接触区，所述主体接触区具有第一导电类型。
7.一种半导体器件，包括：
半导体衬底；
设置在所述衬底中的源区和漏区；
设置在所述衬底上且在所述源和漏区之间的栅结构；和
设置在所述衬底中的第一浅沟槽隔离(STI)结构，所述第一STI结构包括至少两个具有与所述漏区的边界相邻的边界的突起。
8.如权利要求7所述的半导体器件，其中，每个突起包括在沿所述漏区边界的第一方向测量的宽度，和在沿与所述第一方向垂直的第二方向测量的长度；和
其中相邻的突起相互间隔一定距离。
9.如权利要求8所述的半导体器件，其中，所述突起的宽度范围在约0.8μm至约1.2μm之间，其中所述突起长度范围在约1μm至约2μm之间，相邻突起之间的距离的范围在约1.5μm至约2μm之间。
10.如权利要求8所述的半导体器件，其中，所述第一STI结构具有从所述第二方向测量的全部长度，所述全部长度包括所述突起的长度；和
其中所述突起长度范围在所述全部长度的约25％至约50％之间。
11.如权利要求7所述的半导体器件，其中，所述源区和所述漏区具有第一导电类型；和
所述半导体器件还包括设置在所述衬底中且与所述源区相邻的主体接触区，所述主体接触区具有不同于所述第一导电类型的第二导电类型。
12.如权利要求11所述的半导体器件，还包括：
设置在所述衬底中的第一掺杂区，以使所述源区和所述主体接触区部分地为所述第一掺杂区所环绕，所述第一掺杂区具有第二导电类型；和
设置在所述衬底中的第二掺杂区，以使所述漏区和所述第一STI结构部分地为所述第二掺杂区所环绕，所述第二掺杂区具有第一导电类型。
13.如权利要求12所述的半导体器件，还包括设置在所述衬底中的双RESURF层，以使所述第二掺杂区基本地覆盖所述双RESURF层，所述双RESURF层具有第二导电类型。
14.如权利要求13所述的半导体器件，还包括设置在所述衬底中的埋层，以使所述第一掺杂区和所述双RESURF层基本地覆盖所述埋层。
15.一种半导体器件，包括：
具有有源区的半导体衬底；
形成在所述衬底中的第一掺杂区，所述第一掺杂区具有第一导电类型；
形成在所述衬底中且与所述第一掺杂区相邻的第二掺杂区，所述第二掺杂区具有与所述第一导电类型不同的第二导电类型；
形成在所述衬底中且部分地被所述第一掺杂区环绕的源区，所述源区具有第二导电类型；
形成在所述衬底中且部分地被所述第二掺杂区环绕的漏区，所述漏区具有第二导电类型；
形成在所述衬底上且位于所述源区和所述漏区之间的栅结构；和
形成在所述衬底中且设置在所述栅结构和所述漏区之间的隔离结构，所述隔离结构具有部分槽型的结构；
其中所述有源区的一部份位于所述部分槽型的结构的每个槽型之中。
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