KR100954907B1 - 반도체 소자의 테스트 패턴 및 그 제조방법 - Google Patents

반도체 소자의 테스트 패턴 및 그 제조방법 Download PDF

Info

Publication number
KR100954907B1
KR100954907B1 KR1020070135893A KR20070135893A KR100954907B1 KR 100954907 B1 KR100954907 B1 KR 100954907B1 KR 1020070135893 A KR1020070135893 A KR 1020070135893A KR 20070135893 A KR20070135893 A KR 20070135893A KR 100954907 B1 KR100954907 B1 KR 100954907B1
Authority
KR
South Korea
Prior art keywords
region
test pattern
semiconductor device
gate electrode
isolation layer
Prior art date
Application number
KR1020070135893A
Other languages
English (en)
Other versions
KR20090068034A (ko
Inventor
박형진
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070135893A priority Critical patent/KR100954907B1/ko
Priority to US12/267,742 priority patent/US20090159882A1/en
Priority to CNA2008101786798A priority patent/CN101465338A/zh
Publication of KR20090068034A publication Critical patent/KR20090068034A/ko
Application granted granted Critical
Publication of KR100954907B1 publication Critical patent/KR100954907B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Automation & Control Theory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

실시예에서는 반도체 소자의 테스트 패턴 및 그 제조방법에 대해 개시된다.
실시예에 따른 반도체 소자의 테스트 패턴은 반도체 기판 상에 액티브 영역을 정의하는 소자 분리막; 상기 액티브 영역 상에 형성된 게이트 전극; 및 상기 게이트 전극과 소자 분리막 사이에 형성된 제1 영역과, 적어도 일부분이 상기 소자 분리막을 사이에 두고 상기 게이트 전극과 이격되어 형성된 제3 영역과, 상기 제1 영역과 제3 영역을 전기적으로 연결하는 제2 영역에 형성되는 소스/드레인 영역이 포함된다.
반도체 소자

Description

반도체 소자의 테스트 패턴 및 그 제조방법{TEST PATTERN OF SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
실시예에서는 반도체 소자의 테스트 패턴 및 그 제조방법에 대해 개시된다.
반도체 소자가 소형화됨에 따라 다양한 기생 효과(Parasitic Effect)들이 발생되고 있으며, 이러한 기생 효과를 정확하게 파악하는 것이 중요한 요소 중 하나로 대두되고 있다.
한편, 트랜지스터에서 중요하게 여겨지는 파라미터 중 하나가 액티브 영역의 게이트 전극에서 소자분리막까지의 거리이며, 이 거리가 줄어들수록 액티브 영역과 소자분리막의 물질 차이로 인한 스트레스가 증대되고, 결과적으로 채널의 전자 이동도에 영향을 미치게 된다.
도 1은 종래의 트랜지스터의 특성을 검사하기 위한 테스트 패턴을 예시한 도면이다.
도 1을 참조하면, 반도체 기판(100) 상에 소자분리막(10)이 형성되어 액티브 영역이 정의된다. 상기 액티브 영역상에는 게이트 전극(20)이 형성되고 상기 게이트 전극(20)의 양측에 소스/드레인 영역(30)이 형성된다.
상기 게이트 전극(20)을 포함하는 반도체 기판(100) 상에는 층간 절연막(50)이 형성되고, 상기 층간 절연막(50)을 관통하여 상기 소스/드레인 영역(30)과 전기적으로 연결되는 콘택 플러그(40)가 형성된다. 상기 콘택 플러그(40)는 금속 배선(60)과 전기적으로 연결된다.
한편, 도 1에 도시된 테스트 패턴을 게이트 전극(20)과 소자 분리막(10)까지의 거리가 감소되도록 설계함으로써, 액티브 영역과 소자 분리막의 물질 차이로 인한 스트레스를 포함한 다양한 특성들에 대해 검증이 가능하다.
그러나, 종래의 테스트 패턴은 게이트 전극(20)과 소자 분리막(10) 사이에 콘택 플러그(40)가 배치되기 때문에, 상기 게이트 전극(20)으로부터 소자 분리막(10) 사이의 거리를 콘택 플러그(40)의 사이즈 보다 작게 형성하는 것이 불가능하다.
따라서, 게이트 전극(20)과 소자 분리막(10) 사이의 거리 변화에 따른 다양한 특성들에 대해 검증하는 것이 불가능하다.
실시예는 반도체 소자의 테스트 패턴 및 그 제조방법을 제공한다.
실시예는 게이트 전극에서 소자 분리막까지의 거리가 짧은 경우의 트랜지스터 특성을 검증할 수 있는 반도체 소자의 테스트 패턴 및 그 제조방법을 제공한다.
실시예에 따른 반도체 소자의 테스트 패턴은 반도체 기판 상에 액티브 영역을 정의하는 소자 분리막; 상기 액티브 영역 상에 형성된 게이트 전극; 및 상기 게이트 전극과 소자 분리막 사이에 형성된 제1 영역과, 적어도 일부분이 상기 소자 분리막을 사이에 두고 상기 게이트 전극과 이격되어 형성된 제3 영역과, 상기 제1 영역과 제3 영역을 전기적으로 연결하는 제2 영역에 형성되는 소스/드레인 영역이 포함된다.
실시예에 따른 반도체 소자의 테스트 패턴 제조방법은 반도체 기판 상에 액티브 영역을 정의하는 소자 분리막을 형성하는 단계; 및 상기 액티브 영역 상에 형성된 게이트 전극 및 소스/드레인 영역을 형성하는 단계가 포함되고, 상기 소스/드레인 영역은 상기 게이트 전극과 소자 분리막 사이에 형성된 제1 영역과, 적어도 일부분이 상기 소자 분리막을 사이에 두고 상기 게이트 전극과 이격되어 형성된 제3 영역과, 상기 제1 영역과 제3 영역을 전기적으로 연결하는 제2 영역이 포함된다.
실시예는 반도체 소자의 테스트 패턴 및 그 제조방법을 제공할 수 있다.
실시예는 게이트 전극에서 소자 분리막까지의 거리가 짧은 경우의 트랜지스터 특성을 검증할 수 있는 반도체 소자의 테스트 패턴 및 그 제조방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자의 테스트 패턴 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 2는 실시예에 따른 반도체 소자의 테스트 패턴의 평면도이고, 도 3은 실시예에 따른 반도체 소자의 테스트 패턴의 단면도이다.
도 2와 도 3을 참조하면, 반도체 소자의 테스트 패턴은 반도체 기판(100) 상에 액티브 영역을 정의하는 소자 분리막(10)이 형성되고, 상기 액티브 영역 상에 게이트 절연막 및 사이드월 스페이서를 포함하는 게이트 전극(20)이 형성된다.
상기 게이트 전극(20)의 양측에는 소스/드레인 영역(30)이 형성된다.
상기 소스/드레인 영역(30)은 상기 게이트 전극(20)과 소자 분리막(10) 사이에 형성된 제1 영역(31)과, 적어도 일부분이 상기 소자 분리막(10)을 사이에 두고 상기 게이트 전극(20)과 이격되어 형성된 제3 영역(33) 및 상기 제1 영역(31)과 제3 영역(33)을 연결하는 제2 영역(32)이 포함된다.
상기 제1 영역(31)은 상기 게이트 전극(20)에서 소자 분리막(10)까지의 거리가 짧은 경우의 트랜지스터 특성을 검증할 수 있도록 하고, 상기 제3 영역(33)은 콘택 플러그(40)가 형성될 수 있는 공간을 제공한다. 그리고, 상기 제2 영역(32)은 상기 제1 영역(31)과 제3 영역(33)을 전기적으로 연결한다.
실시예에 따른 반도체 소자의 테스트 패턴은 콘택 플러그(40)가 형성되는 소스/드레인 영역의 제3 영역(33)을 게이트 전극(20)과 소자 분리막(10) 사이의 외측으로 배치함으로써 게이트 전극(20)과 소자 분리막(10) 사이의 거리를 짧게 형성할 수 있다.
실시예에 따른 반도체 소자의 테스트 패턴에서 상기 게이트 전극(20)과 소자 분리막(10) 사이의 제1 영역(31)의 길이(L1)는 0.08-0.15㎛로 형성할 수 있다. 상기 소자 분리막(10)의 외측에 배치된 제3 영역(31)의 길이(L2)는 상기 제1 영역(31)의 길이(L1) 보다 큰 0.3㎛로 형성할 수 있다. 그리고, 상기 제1 영역(31)과 제3 영역(33)을 연결하는 제2 영역(32)의 길이(L2)는 0.3~0.4㎛로 형성할 수 있다.
또한, 상기 제2 영역(32)의 폭(D1)은 상기 제3 영역(33)의 폭(D2) 보다 작게 형성된다. 예를 들어, 상기 제2 영역(32)의 폭(D1)은 상기 제3 영역(33)의 폭(D2)의 10~20% 정도로 형성될 수 있다.
한편, 상기 제2 영역(32)은 저항 성분을 줄이기 위해 실리사이드화 되도록 할 수 있다.
도 4 내지 도 6은 실시예에 따른 반도체 소자의 테스트 패턴의 제조방법을 설명하는 도면이다. 이하에서는 도 2 와 도 3을 함께 참조하여 설명하도록 한다.
도 4를 참조하면, 먼저, 반도체 기판(100) 상에 액티브 영역을 정의하는 소자 분리막(10)을 형성한다.
상기 소자 분리막(10)은 액티브 영역 방향으로 돌출되도록 형성되어 상기 액티브 영역이 게이트 전극(20)이 형성되는 제1 영역(31)과 제3 영역(33)으로 구분되 도록 형성된다.
상기 액티브 영역 방향으로 돌출되도록 형성된 소자 분리막(10)은 소정 간격 이격되어 형성됨으로써 상기 제1 영역(31)과 제3 영역(33)이 서로 연결될 수 있도록 한다.
도 5를 참조하면, 상기 액티브 영역 상에 게이트 전극(20) 및 소스/드레인 영역(30)을 형성한다. 상기 게이트 전극(20)의 형성을 위한 게이트 절연막, 폴리 실리콘의 도포, 포토 리소그라피 공정, 소스/드레인 영역의 불순물 주입 공정 등은 종래의 공지된 기술을 이용하여 형성할 수 있다.
도 6을 참조하면, 상기 게이트 전극(20)을 포함하는 반도체 기판(100) 상에 층간 절연막(50)을 형성하고, 비아 홀을 형성하여 콘택 플러그(40)를 형성한다.
그리고, 상기 층간 절연막(50) 상에 금속 배선(60)을 형성하여, 상기 콘택 플러그(40)와 금속 배선(60)이 전기적으로 연결되도록 한다.
실시예에 따른 반도체 소자의 테스트 패턴 및 그 제조방법은 게이트 전극(20)과 소자 분리막(10) 사이의 거리가 짧은 경우의 트랜지스터 특성을 검증하기 위하여 소자 분리막(10)의 외측에 배치된 소스/드레인 영역(30)에 콘택 플러그(40)를 형성함으로써 정확한 트랜지스터의 성능을 검증할 수 있다.
도 1은 종래의 트랜지스터의 특성을 검사하기 위한 테스트 패턴을 예시한 도면.
도 2는 실시예에 따른 반도체 소자의 테스트 패턴의 평면도.
도 3은 실시예에 따른 반도체 소자의 테스트 패턴의 단면도.
도 4 내지 도 6은 실시예에 따른 반도체 소자의 테스트 패턴의 제조방법을 설명하는 도면.

Claims (10)

  1. 반도체 기판 상에 액티브 영역을 정의하는 소자 분리막;
    상기 액티브 영역 상에 형성된 게이트 전극; 및
    상기 게이트 전극과 소자 분리막 사이에 형성된 제1 영역과, 적어도 일부분이 상기 소자 분리막을 사이에 두고 상기 게이트 전극과 이격되어 형성된 제3 영역과, 상기 제1 영역과 제3 영역을 전기적으로 연결하는 제2 영역에 형성되는 소스/드레인 영역이 포함되는 반도체 소자의 테스트 패턴.
  2. 제 1항에 있어서,
    상기 제3 영역의 소스/드레인 영역과 전기적으로 연결되는 콘택 플러그가 포함되는 반도체 소자의 테스트 패턴.
  3. 제 1항에 있어서,
    상기 제1 영역의 길이는 상기 제3 영역의 길이보다 작은 반도체 소자의 테스트 패턴.
  4. 제 1항에 있어서,
    상기 제2 영역의 폭은 상기 제1 영역 및 제3 영역의 폭보다 작은 반도체 소자의 테스트 패턴.
  5. 제 3항에 있어서,
    상기 제1 영역의 길이는 0.08-0.15㎛로 형성되는 반도체 소자의 테스트 패턴.
  6. 반도체 기판 상에 액티브 영역을 정의하는 소자 분리막을 형성하는 단계; 및
    상기 액티브 영역 상에 형성된 게이트 전극 및 소스/드레인 영역을 형성하는 단계가 포함되고,
    상기 소스/드레인 영역은 상기 게이트 전극과 소자 분리막 사이에 형성된 제1 영역과, 적어도 일부분이 상기 소자 분리막을 사이에 두고 상기 게이트 전극과 이격되어 형성된 제3 영역과, 상기 제1 영역과 제3 영역을 전기적으로 연결하는 제2 영역이 포함되는 반도체 소자의 테스트 패턴 제조방법.
  7. 제 6항에 있어서,
    상기 제3 영역의 소스/드레인 영역과 전기적으로 연결되는 콘택 플러그를 형성하는 단계가 포함되는 반도체 소자의 테스트 패턴 제조방법.
  8. 제 6항에 있어서,
    상기 제1 영역의 길이는 상기 제3 영역의 길이보다 작게 형성되는 반도체 소자의 테스트 패턴 제조방법.
  9. 제 6항에 있어서,
    상기 제2 영역의 폭은 상기 제1 영역 및 제3 영역의 폭보다 작게 형성되는 반도체 소자의 테스트 패턴 제조방법.
  10. 제 8항에 있어서,
    상기 제1 영역의 길이는 0.08-0.15㎛로 형성되는 반도체 소자의 테스트 패턴 제조방법.
KR1020070135893A 2007-12-21 2007-12-21 반도체 소자의 테스트 패턴 및 그 제조방법 KR100954907B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070135893A KR100954907B1 (ko) 2007-12-21 2007-12-21 반도체 소자의 테스트 패턴 및 그 제조방법
US12/267,742 US20090159882A1 (en) 2007-12-21 2008-11-10 Test Pattern of Semiconductor Device and Manufacturing Method Thereof
CNA2008101786798A CN101465338A (zh) 2007-12-21 2008-11-27 半导体器件的测试图案及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070135893A KR100954907B1 (ko) 2007-12-21 2007-12-21 반도체 소자의 테스트 패턴 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20090068034A KR20090068034A (ko) 2009-06-25
KR100954907B1 true KR100954907B1 (ko) 2010-04-27

Family

ID=40787513

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070135893A KR100954907B1 (ko) 2007-12-21 2007-12-21 반도체 소자의 테스트 패턴 및 그 제조방법

Country Status (3)

Country Link
US (1) US20090159882A1 (ko)
KR (1) KR100954907B1 (ko)
CN (1) CN101465338A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101386772B1 (ko) 2012-03-02 2014-04-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 높이 및 오버랩 커패시턴스를 추출하는 방법 및 이를 수행하기 위한 구조

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102097413B (zh) * 2009-12-15 2012-12-05 中芯国际集成电路制造(上海)有限公司 栅氧化层和介质层完整性的测试结构及测试方法
CN103872016B (zh) * 2012-12-07 2016-09-07 中芯国际集成电路制造(上海)有限公司 半导体测试结构、其测试方法及其制造方法
US20220037316A1 (en) * 2020-08-03 2022-02-03 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06334181A (ja) * 1993-05-26 1994-12-02 Fujitsu Ltd 電界効果トランジスタ
KR100214855B1 (ko) 1995-12-30 1999-08-02 김영환 정전기 방지용 트랜지스터 및 그의 제조방법
JP2001015734A (ja) 1999-05-12 2001-01-19 United Microelectronics Corp トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法
KR20050076096A (ko) * 2004-01-19 2005-07-26 삼성전자주식회사 반도체 장치의 금속 게이트 형성 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376870B1 (en) * 2000-09-08 2002-04-23 Texas Instruments Incorporated Low voltage transistors with increased breakdown voltage to substrate
US6949443B2 (en) * 2003-10-10 2005-09-27 Taiwan Semiconductor Manufacturing Company High performance semiconductor devices fabricated with strain-induced processes and methods for making same
JP4707947B2 (ja) * 2003-11-14 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US7091535B2 (en) * 2004-03-05 2006-08-15 Taiwan Semiconductor Manufacturing Company High voltage device embedded non-volatile memory cell and fabrication method
JP5001522B2 (ja) * 2005-04-20 2012-08-15 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7485925B2 (en) * 2005-08-30 2009-02-03 United Microelectronics Corp. High voltage metal oxide semiconductor transistor and fabricating method thereof
JP2007287747A (ja) * 2006-04-12 2007-11-01 Renesas Technology Corp 半導体装置
JP2009130167A (ja) * 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
US8159029B2 (en) * 2008-10-22 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device having reduced on-state resistance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06334181A (ja) * 1993-05-26 1994-12-02 Fujitsu Ltd 電界効果トランジスタ
KR100214855B1 (ko) 1995-12-30 1999-08-02 김영환 정전기 방지용 트랜지스터 및 그의 제조방법
JP2001015734A (ja) 1999-05-12 2001-01-19 United Microelectronics Corp トランジスタ素子製造におけるトレンチ分離構造を利用した高圧素子と低圧素子の整合方法
KR20050076096A (ko) * 2004-01-19 2005-07-26 삼성전자주식회사 반도체 장치의 금속 게이트 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101386772B1 (ko) 2012-03-02 2014-04-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 높이 및 오버랩 커패시턴스를 추출하는 방법 및 이를 수행하기 위한 구조

Also Published As

Publication number Publication date
KR20090068034A (ko) 2009-06-25
US20090159882A1 (en) 2009-06-25
CN101465338A (zh) 2009-06-24

Similar Documents

Publication Publication Date Title
US7656183B2 (en) Method to extract gate to source/drain and overlap capacitances and test key structure therefor
US20130130483A1 (en) Electro-static discharge protection device, semiconductor device, and method for manufacturing electro-static discharge protection device
US20080079081A1 (en) Semiconductor apparatus and manufacturing method
US9082739B2 (en) Semiconductor device having test structure
US9024407B2 (en) Monitoring testkey used in semiconductor fabrication
JP2007013145A5 (ko)
US8110873B2 (en) High voltage transistor
EP2590221B1 (en) Finfet devices
KR20070055729A (ko) 더미 게이트를 구비하는 반도체 소자의 구조 및 그 제조방법
US7880229B2 (en) Body tie test structure for accurate body effect measurement
US7964899B2 (en) Semiconductor device and method for manufacturing the same for improving the performance of mis transistors
KR100954907B1 (ko) 반도체 소자의 테스트 패턴 및 그 제조방법
US20220413038A1 (en) Test element group and test device including the same
JP5379418B2 (ja) 半導体装置のテスト構造物
US20100117157A1 (en) Semiconductor device
US20060202341A1 (en) Semiconductor device, and method of manufacturing the same
EP1887631A4 (en) SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF
US9806165B2 (en) Manufacturing method of semiconductor device and semiconductor device
US9812442B2 (en) Integrated semiconductor device and manufacturing method therefor
US20120196421A1 (en) Stress adjusting method
JP2010118419A (ja) 半導体装置
KR100958625B1 (ko) 반도체 소자의 모니터링 패턴 및 그의 제조방법
KR100791712B1 (ko) 반도체 소자의 게이트 전극 형성 방법
US9640629B1 (en) Semiconductor device and method of manufacturing the same
KR20140135587A (ko) 반도체 장치의 테스트 구조체

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee