KR20160088962A - 반도체 장치 - Google Patents

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KR20160088962A
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insulating film
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KR1020147032918A
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다까히로 모리
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 기판(SUB)은 주표면에 오목부(CP1) 및 오목부(CP2)를 갖고 있다. n+ 소스 영역(SR)과 n+ 드레인 영역(DR)은, 주표면에서 오목부(CP1) 및 오목부(CP2)를 끼우고 있다. n+ 소스 영역(SR)과 오목부(CP1) 사이의 주표면에, 채널 형성 영역이 되는 p-에피택셜 영역(EP) 및 p형 웰 영역(WL)이 형성되어 있다. 게이트 전극층(GE)은 채널 영역 상에 게이트 절연막(GI)을 개재해서 형성되고, 또한 오목부(CP1) 내의 소자 분리 절연막(SI) 상에 연장되어 있다. 오목부(CP1) 및 오목부(CP2)는, 오목부(CP1) 및 오목부(CP2)의 각각의 저부보다도 주표면측으로 돌출된 기판 볼록부(CV)를 사이에 끼워 서로 인접하도록 배치되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 예를 들어 횡형 소자를 갖는 반도체 장치에 관한 것이다.
횡형 고내압 MOS(Lateral Diffused Metal Oxide Semiconductor:LDMOS) 트랜지스터는, 예를 들어 일본 특허 공개 제2011-3608호 공보(특허문헌 1)에 개시되어 있다.
이 공보에 기재된 반도체 장치에서는, n+ 매립 영역과 p-에피택셜 영역 사이에 형성된 p+ 매립 영역이 형성되어 있다. 이 p+ 매립 영역은, p-에피택셜 영역보다도 높은 p형 불순물 농도를 갖고 있다. 이에 의해 펀치스루의 발생이 억제되어, 내압이 높게 유지되어 있다.
또한 상기 공보에 기재된 반도체 장치에서는, p-에피택셜 영역은 p형 바디 영역보다도 낮은 p형 불순물 농도를 갖고 있다. 이에 의해, 브레이크다운 상태에서는, n형 드리프트 영역과 p-에피택셜 영역의 pn 접합으로부터 p-에피택셜 영역측에 공핍층이 확대되어, 고내압화가 가능하게 된다.
일본 특허 공개 제2011-3608호 공보
상기 공보에 기재된 반도체 장치에 의하면, LDMOS 트랜지스터에 있어서 내압을 향상시킬 수 있다. 그러나, 보다 우수한 소자 특성을 갖는 반도체 장치를 제공하기 위해서는, 한층 더 개선의 여지가 있었다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
일 실시 형태에 있어서의 반도체 장치에 있어서, 반도체 기판은 주표면을 갖고, 그 주표면에 제1 오목부 및 제2 오목부를 갖고 있다. 소자 분리 절연막은, 제1 오목부 내 및 제2 오목부 내의 각각에 형성되어 있다. 한 쌍의 불순물 영역은, 주표면에서 제1 오목부 및 제2 오목부를 사이에 끼우도록 형성된 한 쌍의 소스/드레인 영역 및 한 쌍의 이미터/콜렉터 영역 중 어느 하나가 되는 것이다. 한 쌍의 불순물 영역의 한쪽 영역은 제1 도전형이다. 제2 도전형의 제1 영역은, 한쪽 영역과 제1 오목부 사이의 주표면에 형성된 채널 형성 영역이 되는 것이다. 게이트 전극층은, 제1 영역 상에 게이트 절연막을 개재해서 형성되고, 또한 적어도 제1 오목부 내의 소자 분리 절연막 상에 연장되어 있다. 제1 오목부 및 제2 오목부는, 제1 오목부 및 제2 오목부의 각각의 저부보다도 주표면측으로 돌출된 기판 볼록부를 사이에 끼워 서로 인접하도록 배치되어 있다.
일 실시 형태에 있어서의 반도체 장치에 의하면, 보다 우수한 소자 특성을 갖는 반도체 장치를 실현할 수 있다.
도 1은 제1 실시 형태에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 평면도이다.
도 2는 도 1의 II-II선을 따른 구성을 개략적으로 도시하는 단면도이다.
도 3은 비교예에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다.
도 4는 도 2 및 도 3의 각각의 구성으로 게이트 오버랩량(GF)을 변화시켰을 때의 온 내압의 변화를 나타내는 도면이다.
도 5는 도 2 및 도 3의 각각의 구성으로 게이트 오버랩량(GF)을 변화시켰을 때의 온 저항의 변화를 나타내는 도면이다.
도 6은 도 2 및 도 3의 각각의 구성으로 게이트 오버랩량(GF)을 변화시켰을 때의 오프 내압의 변화를 나타내는 도면이다.
도 7은 도 3의 구성에서의 온 동작에 의한 포텐셜을 도시하는 도면이다.
도 8은 도 2의 구성에서의 온 동작에 의한 포텐셜을 도시하는 도면이다.
도 9는 제1 실시 형태에 있어서의 반도체 장치의 구성의 변형예를 개략적으로 도시하는 평면도이다.
도 10은 제1 실시 형태에 있어서의 반도체 장치의 구성 다른 변형예를 개략적으로 도시하는 평면도이다.
도 11은 제1 실시 형태에 있어서의 반도체 장치의 구성 또 다른 변형예를 개략적으로 도시하는 평면도이다.
도 12는 제2 실시 형태에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다.
도 13은 제2 실시 형태에 있어서의 반도체 장치의 구성의 변형예를 개략적으로 도시하는 단면도이다.
도 14는 도 2, 도 3, 도 12 및 도 13의 각각의 구성으로 게이트 오버랩량(GF)을 변화시켰을 때의 온 내압의 변화를 나타내는 도면이다.
도 15는 도 2, 도 3, 도 12 및 도 13의 각각의 구성으로 게이트 오버랩량(GF)을 변화시켰을 때의 온 저항의 변화를 나타내는 도면이다.
도 16은 도 2, 도 3, 도 12 및 도 13의 각각의 구성으로 게이트 오버랩량(GF)을 변화시켰을 때의 오프 내압의 변화를 나타내는 도면이다.
도 17은 도 12의 구성에서의 온 동작에 의한 포텐셜을 도시하는 도면이다.
도 18은 도 12의 구성의 평면 형상을 개략적으로 도시하는 평면도이다.
도 19는 도 12의 구성의 평면 형상의 변형예를 개략적으로 도시하는 평면도이다.
도 20은 도 12의 구성의 평면 형상의 다른 변형예를 개략적으로 도시하는 평면도이다.
도 21은 도 12의 구성의 평면 형상의 또 다른 변형예를 개략적으로 도시하는 평면도이다.
도 22는 도 12의 구성의 평면 형상의 또 다른 변형예를 개략적으로 도시하는 평면도이다.
도 23은 소자 분리 절연막의 사이의 활성 영역에 p형 영역과 n형 영역의 양쪽이 혼재되는 구성의 평면 형상을 개략적으로 도시하는 평면도이다.
도 24는 소자 분리 절연막의 사이의 활성 영역에 p형 영역과 n형 영역의 양쪽이 혼재되는 구성의 평면 형상의 변형예를 개략적으로 도시하는 평면도이다.
도 25는 소자 분리 절연막의 사이의 활성 영역에 p형 영역과 n형 영역의 양쪽이 혼재되는 구성의 평면 형상의 다른 변형예를 개략적으로 도시하는 평면도이다.
도 26은 소자 분리 절연막의 사이의 활성 영역에 p형 영역과 n형 영역의 양쪽이 혼재되는 구성의 평면 형상의 또 다른 변형예를 개략적으로 도시하는 평면도이다.
도 27은 제3 실시 형태에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다.
도 28은 제3 실시 형태에 있어서의 반도체 장치의 구성의 변형예를 개략적으로 도시하는 단면도이다.
도 29는 도 27의 구성의 평면 형상을 개략적으로 도시하는 평면도이다.
도 30은 도 27의 구성의 평면 형상의 변형예를 개략적으로 도시하는 평면도이다.
도 31은 도 27의 구성의 평면 형상의 다른 변형예를 개략적으로 도시하는 평면도이다.
도 32는 도 27의 구성의 평면 형상의 또 다른 변형예를 개략적으로 도시하는 평면도이다.
도 33은 도 27의 구성의 평면 형상의 또 다른 변형예를 개략적으로 도시하는 평면도이다.
도 34는 제4 실시 형태에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다.
도 35는 제1 실시 형태의 구성을 IGBT에 적용한 구성을 개략적으로 도시하는 단면도이다.
도 36은 제1 실시 형태의 구성을 쌍방향 트랜지스터에 적용한 구성을 개략적으로 도시하는 단면도이다.
도 37은 제1 실시 형태의 구성을 LOCOS에 적용한 구성을 개략적으로 도시하는 단면도이다.
도 38은 제1 실시 형태의 구성에 있어서 기판 볼록부 상에 소자 분리 절연막이 형성된 구성을 개략적으로 도시하는 단면도이다.
도 39은 도 38에 도시하는 본 변형예의 구성에 있어서 오목부(CP4)의 깊이(D)를 변화시켰을 때의 온 내압의 변화를 나타내는 도면이다.
도 40은 도 38에 도시하는 본 변형예의 구성에 있어서 오목부(CP4)의 깊이(D)를 변화시켰을 때의 온 저항의 변화를 나타내는 도면이다.
도 41은 도 38에 도시하는 본 변형예의 구성에 있어서 오목부(CP4)의 깊이(D)를 변화시켰을 때의 오프 내압의 변화를 나타내는 도면이다.
이하, 실시 형태에 대해 도면에 기초하여 설명한다.
도 1 및 도 2를 참조하여, 본 실시 형태의 반도체 장치는, 예를 들어 LDMOS 트랜지스터(TR)를 갖고 있다. 이 반도체 장치는 반도체 기판(SUB)과, n형 매립층(BL)과, p-에피택셜 영역(EP)과, n형 드리프트 영역(DRI)과, p형 웰 영역(WL)과, n+ 소스 영역(SR)(한 쌍의 불순물 영역의 한쪽 영역)과, n+ 드레인 영역(DR)(한 쌍의 불순물 영역의 다른 쪽 영역)과, p+ 콘택트 영역(CO)과, 게이트 절연막(GI)과, 게이트 전극층(GE)과, 소자 분리 구조와, 도전층(CL)을 주로 갖고 있다.
주로 도 2를 참조하여, 반도체 기판(SUB)은 예를 들어 실리콘으로 되어 있다. 이 반도체 기판(SUB)은 주표면(도면 중 상측의 면)을 갖고 있다. 이 반도체 기판(SUB)의 내부에는 n형 매립층(BL)이 형성되어 있다. 반도체 기판(SUB) 내이며 n형 매립층(BL)의 주표면측에는, n형 매립층(BL)과 pn 접합을 구성하도록 p-에피택셜 영역(EP)이 형성되어 있다.
반도체 기판(SUB) 내이며 p-에피택셜 영역(EP)의 주표면측에는 n형 드리프트 영역(DRI)과 p형 웰 영역(WL)이 형성되어 있다. 이 n형 드리프트 영역(DRI)은 p-에피택셜 영역(EP)과의 사이에서 주표면을 따른 방향으로 연장되는 pn 접합을 구성하고 있다. p형 웰 영역(WL)은 p-에피택셜 영역(EP)과 접하도록 형성되어 있고, p-에피택셜 영역(EP)보다도 높은 p형 불순물 농도를 갖고 있다.
소자 분리 구조는, 예를 들어 STI(Shallow Trench Isolation) 구조를 갖고 있다. 이 STI 구조의 소자 분리 구조는 오목부(CP1, CP2, CP)와, 소자 분리 절연막(SI)을 갖고 있다. 오목부(CP1, CP2, CP)의 각각은, 반도체 기판(SUB)의 주표면에 형성되어 있다. 소자 분리 절연막(SI)은 오목부(CP1, CP2, CP)의 각각의 내부에 매립하도록 형성되어 있다.
오목부(CP1)(제1 오목부)와 오목부(CP2)(제2 오목부)는 n형 드리프트 영역(DRI) 내의 주표면에 형성되어 있고, n형 드리프트 영역(DRI)보다도 얕게 형성되어 있다.
n+ 드레인 영역(DR)은 n형 드리프트 영역(DRI)과 접하도록 반도체 기판(SUB)의 주표면에 형성되고, 또한 n형 드리프트 영역(DRI)보다도 높은 n형 불순물 농도를 갖고 있다. n+ 소스 영역(SR)은 p형 웰 영역(WL)과 pn 접합을 구성하도록 p형 웰 영역(WL) 내의 반도체 기판(SUB)의 주표면에 형성되어 있다.
반도체 기판(SUB)의 주표면에서, 오목부(CP1) 및 오목부(CP2)를 사이에 끼우도록 n+ 드레인 영역(DR)과 n+ 소스 영역(SR)이 배치되어 있다. 반도체 기판(SUB)의 주표면에서, n+ 드레인 영역(DR)은 오목부(CP2)에 접하고 있다.
반도체 기판(SUB)의 주표면에서, n+ 소스 영역(SR)과 오목부(CP1) 사이에는 p형 웰 영역(WL)과 p-에피택셜 영역(EP)이 배치되어 있다. n+ 소스 영역(SR)과 오목부(CP1)의 사이에 끼워진 p형 웰 영역(WL)과 p-에피택셜 영역(EP) 중 반도체 기판(SUB)의 주표면에 위치하는 부분은 채널 형성 영역(제1 영역)이 되는 부분이다. 반도체 기판(SUB)의 주표면에서, p+ 콘택트 영역(CO)은 n+ 소스 영역(SR)과 인접하도록 형성되어 있다.
게이트 전극층(GE)은 n+ 소스 영역(SR)과 오목부(CP1)의 사이에 끼워진 채널 형성 영역[p형 웰 영역(WL)과 p-에피택셜 영역(EP)] 상에 게이트 절연막(GI)을 개재해서 형성되어 있다. 이 게이트 전극층(GE)의 일부는 n형 드리프트 영역(DRI)의 일부 상에도 게이트 절연막(GI)을 개재해서 위치하고 있고, 또한 오목부(CP1) 내를 매립하는 소자 분리 절연막(SI) 상에 올라타 있다.
n+ 드레인 영역(DR)에 전기적으로 접속하도록 반도체 기판(SUB)의 주표면 상에는 드레인 전극이 되는 도전층(CL)이 형성되어 있다. n+ 소스 영역(SR)에 전기적으로 접속하도록 반도체 기판(SUB)의 주표면 상에는 소스 전극이 되는 도전층(CL)이 형성되어 있다. 또한 p+ 콘택트 영역(CO)에 전기적으로 접속하도록 반도체 기판(SUB)의 주표면 상에는 도전층(CL)이 형성되어 있다.
상기의 구성에 있어서, 반도체 기판(SUB)의 주표면에서, 오목부(CP1)와 오목부(CP2)는, 오목부(CP1)와 오목부(CP2)의 각각의 저부보다도 주표면측(도면 중 상측)으로 돌출된 기판 볼록부(CV)를 사이에 끼워 서로 인접하도록 배치되어 있다. 이 기판 볼록부(CV) 상에는 소자 분리 절연막(SI)은 형성되어 있지 않고, 기판 볼록부(CV)의 주표면은 활성 영역(AA)으로 되어 있다. 즉 오목부(CP1)와 오목부(CP2)는 활성 영역(AA)으로 이루어지는 기판 볼록부(CV)에 의해 주표면에서 분리되어 있다.
본 실시 형태에 있어서는, 이 활성 영역(AA)의 주표면에는 n형 드리프트 영역(DRI)이 형성되어 있다. 이로 인해, 활성 영역(AA)의 주표면은 n+ 소스 영역(SR)의 주표면에서의 n형 불순물 농도보다도 낮은 n형 불순물 농도를 갖고 있거나, 또한 본 실시 형태에 있어서는, 게이트 전극층(GE)은 활성 영역(AA) 상으로까지는 연장되어 있지 않다.
n형 드리프트 영역의 n형 불순물의 농도는 예를 들어 1×1016cm-3이며, n+ 소스 영역(SR) 및 n+ 드레인 영역(DR)의 각각의 n형 불순물의 농도는 예를 들어 1×1018cm-3이다.
도 2에 도시하는 단면에서, LDMOS 트랜지스터(TR)는 n+ 드레인 영역(DR)을 통하는 가상선 A-A에 대해 선 대칭의 구성을 갖도록 형성되어 있다.
주로 도 1을 참조하여, 오목부(CP2)는, 평면에서 볼 때, 반도체 기판(SUB)의 주표면에 형성된 n+ 드레인 영역(DR)의 주위 전체를 둘러싸는 홈으로 형성되어 있다. 이로 인해 오목부(CP2) 내를 매립하는 소자 분리 절연막(SI)도, 평면에서 볼 때, n+ 드레인 영역(DR)의 주위 전체를 둘러싸도록 형성되어 있다. 기판 볼록부(CV)[활성 영역(AA)]는, 평면에서 볼 때, 오목부(CP2)의 외주 전체를 둘러싸도록 형성되어 있다.
또한 오목부(CP1)는, 평면에서 볼 때, 오목부(CP2)의 외주 전체를 기판 볼록부(CV)[활성 영역(AA)]를 개재해서 둘러싸는 홈으로 형성되어 있다. 이로 인해 오목부(CP1) 내를 매립하는 소자 분리 절연막(SI)도, 평면에서 볼 때, 오목부(CP2)의 외주 전체를 기판 볼록부(CV)[활성 영역(AA)]를 개재해서 둘러싸도록 형성되어 있다.
게이트 전극층(GE)은, 평면에서 볼 때, 오목부(CP1) 내를 매립하는 소자 분리 절연막(SI)의 외주부의 일부와 중복되면서, 오목부(CP1) 내를 매립하는 소자 분리 절연막(SI)의 외주 전체를 둘러싸도록 형성되어 있다. 또한 n+ 소스 영역(SR)은 평면에서 볼 때, 게이트 전극층(GE)의 외주 전체를 둘러싸도록 형성되어 있고, p+ 콘택트 영역(CO)은 평면에서 볼 때, n+ 소스 영역(SR)의 외주 전체를 둘러싸도록 형성되어 있다. 또한 평면에서 볼 때, p형 웰 영역(WL)은, 주표면에서 p-에피택셜 영역(EP)의 일부를 사이에 끼우면서 n형 드리프트 영역(DRI)의 주위를 둘러싸고 있다.
다음에, 본 실시 형태에 있어서의 반도체 장치의 온 내압(Bvon), 온 저항(Rsp) 및 오프 내압(Bvoff)을 조사한 결과에 대해, 도 3에 도시하는 비교예와 대비해서 도 4 내지 도 6을 사용해서 설명한다.
도 3은 비교예의 반도체 장치의 구성을 도시하는 단면도이며, 이 단면도는 도 2의 영역(R1)에 대응하는 부분을 도시하는 도면이다. 도 3을 참조하여, 비교예의 반도체 장치에 있어서는, n+ 소스 영역(SR)과 n+ 드레인 영역(DR) 사이에 위치하는 오목부(CP)가 활성 영역에 의해 분리되어 있지 않다. 또한, 이 이외의 비교예의 구성에 대해서는 도 2에 도시하는 본 실시 형태의 구성과 거의 동일하므로 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
도 4 내지 도 6의 각각은, 오목부(CP1) 내(도 2) 또는 오목부(CP) 내(도 3)를 매립하는 소자 분리 절연막(SI)과 게이트 전극층(GE)이 평면에서 볼 때, 중복되는 치수(GF)(게이트 오버랩량:도 2)를 바꾼 경우의 온 내압(Bvon), 온 저항(Rsp) 및 오프 내압(Bvoff)의 변화를 나타내는 시뮬레이션 결과의 도면이다. 이 시뮬레이션은, 본 실시 형태의 STI 폭(도 2) 및 비교예의 STI 폭(도 3)의 각각을 1.7㎛로 하여 행해진 것이다.
도 4를 참조하여, 본 실시 형태(도면 중 흑색 사각, 백색 사각, 흑색 동그라미)에서는, 비교예(도면 중 백색 동그라미)에 대해 온 내압을 향상시킬 수 있는 것을 알 수 있었다. 또한 본 실시 형태에서는, 오목부(CP1)와 오목부(CP2) 사이의 치수(AA 폭:도 2)를 크게 할수록, 온 내압을 향상시킬 수 있는 것을 알 수 있었다.
도 5를 참조하여, 본 실시 형태(도면 중 흑색 사각, 백색 사각, 흑색 동그라미)에서는, 비교예(도면 중 백색 동그라미)에 대해 온 저항을 저감할 수 있는 것을 알 수 있었다. 또한 본 실시 형태에서는, 오목부(CP1)와 오목부(CP2) 사이의 치수(AA 폭:도 2)를 크게 할수록, 온 저항을 저감할 수 있는 것을 알 수 있었다.
도 6을 참조하여, 본 실시 형태(도면 중 흑색 사각, 백색 사각, 흑색 동그라미)는, 상기 게이트 오버랩량(GF)이 커지면 비교예(도면 중 백색 동그라미)에 대해 오프 내압을 향상시킬 수 있는 것을 알 수 있었다. 이로 인해, 오프 내압에 관해서는, 게이트 오버랩량(GF)을 조정함으로써 본 실시 형태에 있어서도 비교예와 동등 이상의 오프 내압이 얻어지는 것을 알 수 있었다.
다음에, 도 4 내지 도 6에 도시하는 온 내압(Bvon), 온 저항(Rsp) 및 오프 내압(Bvoff)의 결과가 얻어진 이유에 대해 도 2, 도 3, 도 7 및 도 8을 사용해서 고찰한다.
온 내압은, 도 2에 도시하는 본 실시 형태에서는 오목부(CP1)와 오목부(CP2) 사이에 기판 볼록부(CV)[활성 영역(AA)]가 있으므로 n+ 소스 영역(SR)측으로부터 n+ 드레인 영역(DR)측에 공핍층이 연장되기 어려워진 만큼, 도 3에 도시하는 비교예보다도 향상된 것으로 생각된다. 이 점은 도 7, 도 8의 포텐셜 비교로부터도 알 수 있다. 또한 도 7, 도 8 내에 도시된 복수의 곡선은 공핍층 내의 포텐셜(전위)의 등고선이다.
즉 도 8의 본 실시 형태에 있어서는 오목부(CP1)와 오목부(CP2) 사이에 기판 볼록부(CV)[활성 영역(AA)]가 있으므로, 그 기판 볼록부(CV)[활성 영역(AA)] 내에까지 포텐셜의 등고선이 인입된다. 이에 의해, 도 8의 본 실시 형태에서는, 포텐셜의 등고선이 도 7의 비교예보다도 n+ 드레인 영역(DR)측으로 치우친다. 이로 인해 도 7의 비교예와 비교하여, 도 8의 본 실시 형태에 있어서는 도면 중의 40V의 포텐셜을 나타내는 파선이 n+ 드레인 영역(DR)측으로 치우쳐 있고, 오목부(CP1)와 오목부(CP2) 사이의 기판 볼록부(CV)[활성 영역(AA)]에 의해 전계가 완화된다. 이와 같이 기판 볼록부(CV)[활성 영역(AA)]에 의한 전계 완화에 의해 온 내압이 향상된 것으로 생각된다.
또한 온 저항은, 도 2에 도시하는 본 실시 형태와 같이 오목부(CP1)와 오목부(CP2) 사이에 기판 볼록부(CV)[활성 영역(AA)]를 형성함으로써, 전류가 흐르는 영역이 기판 볼록부(CV)[활성 영역(AA)]만큼만 넓어지므로 저하된 것으로 생각된다.
또한 오프 내압은, 도 2에 도시하는 본 실시 형태에서는 오목부(CP1)와 오목부(CP2) 사이에 기판 볼록부(CV)[활성 영역(AA)]가 있으므로, 도 3에 도시하는 비교예보다도 저하된 것으로 생각된다. 여기서 비교예에 있어서 게이트 오버랩량(GF)을 크게 하면, 도 3에 있어서의 오목부(CP)의 n+ 드레인 영역(DR) 측단부에서 전계가 집중하여 오프 내압이 저하되는 것으로 생각된다. 이에 대해 본 실시 형태에 있어서 게이트 오버랩량(GF)을 크게 하면, 도 2에 있어서의 오목부(CP1)와 오목부(CP2) 사이의 기판 볼록부(CV)[활성 영역(AA)]에 의해 전계가 완화되어 오프 내압이 향상되는 것으로 생각된다.
다음에, 본 실시 형태의 평면에서 볼 때의, 평면 구조의 변형예에 대해 도 9 내지 도 11을 사용해서 설명한다.
도 1에 있어서는, 평면에서 볼 때, n형 드리프트 영역(DRI)이 표면에 형성된 기판 볼록부(CV)[활성 영역(AA)]가 n+ 드레인 영역(DR)의 주위 전체 둘레를 둘러싸는 구성(평면에서 볼 때, 예를 들어 직사각형의 프레임 형상)에 대해 설명했지만, 도 9 및 도 10에 도시하는 바와 같이 평면에서 볼 때, 기판 볼록부(CV)[활성 영역(AA)]가 n+ 드레인 영역(DR)의 주위를 둘러싸고 있지 않아도 좋다.
도 9 및 도 10의 구성에 있어서는, 평면에서 볼 때, 기판 볼록부(CV)[활성 영역(AA)]는 n+ 드레인 영역(DR)의 길이 방향과 동일한 방향(도면 중 상하 방향)으로 병행하도록 연장되는 직선 형상을 가져도 좋다. 평면에서 볼 때, 직선 형상의 기판 볼록부(CV)[활성 영역(AA)]의 길이 방향(도면 중 상하 방향)의 길이는 n+ 드레인 영역(DR)의 길이 방향의 길이보다도 길어도 좋고, 또한 도 10에 도시하는 바와 같이 n+ 드레인 영역(DR)의 길이 방향의 길이보다도 짧아도 좋다.
또한 도 11에 도시하는 바와 같이, 평면에서 볼 때, 복수의 기판 볼록부(CV)[활성 영역(AA)]가 n+ 드레인 영역(DR)의 길이 방향과 동일한 방향(도면 중 상하 방향)을 따라서 단속적으로 배치되어 있어도 좋다. 즉 n+ 드레인 영역(DR)의 길이 방향을 따라서 배치된 복수의 기판 볼록부(CV)[활성 영역(AA)]의 각각의 사이에는 소자 분리 절연막(SI)이 위치하고 있다.
또한 도 9 내지 도 11의 II-II선을 따른 단면은, 도 2의 구성에 대응한다. 또한 도 11의 III-III선을 따른 단면은, 도 3의 구성에 대응한다.
본 실시 형태에 있어서는, 도 2에 도시하는 바와 같이 반도체 기판(SUB)의 주표면에서, 오목부(CP1)와 오목부(CP2) 사이에는 기판 볼록부(CV)[활성 영역(AA)]가 배치되어 있다. 이로 인해, 도 4 및 도 5에 도시하는 바와 같이, 비교예(도 3)와 비교하여 온 내압을 향상시키는 것이 가능하게 됨과 함께, 온 저항을 저감할 수 있다. 또한 도 6에 도시하는 바와 같이, 오프 내압에 관해서는, 게이트 오버랩량(GF)을 조정함으로써 본 실시 형태에 있어서도 비교예(도 3)와 동등 이상의 오프 내압을 얻을 수 있다.
(제2 실시 형태)
도 12를 참조하여, 본 실시 형태의 구성은, 도 2에 도시하는 제1 실시 형태의 구성과 비교하여, 오목부(CP1)와 오목부(CP2) 사이의 기판 볼록부(CV)[활성 영역(AA)]의 표면(주표면)에 p형 불순물 영역(AR)(제2 영역)이 형성되어 있는 점에서 다르다. 이 p형 불순물 영역(AR)은 오목부(CP1, CP2)의 저면의 깊이 위치보다도 얕게 형성되어 있다. p형 불순물 영역(AR)은 p+ 콘택트 영역(CO)과 동일한 불순물 농도를 갖고 있으며, p+ 콘택트 영역(CO)과 동일한 공정으로 형성되어도 좋다.
p형 불순물 영역(AR)의 전위는 플로팅(부유 전위) 또는 GND(접지 전위) 레벨로 고정되어 있다. p형 불순물 영역(AR)을 GND 레벨로 고정하는 방법으로서, 반도체 기판(SUB)의 주표면의 상방으로부터 도전층(도시하지 않음)을 p형 불순물 영역(AR)에 접속하고, 그 도전층을 개재해서 GND 레벨을 p형 불순물 영역(AR)에 인가할 수 있다.
또한 p형 불순물 영역(AR)의 전위를 GND 레벨로 고정하는 별도의 방법으로서, 도 13에 도시하는 바와 같이, p형 불순물 영역(AR)이 p-에피택셜 영역(EP)에 도달하도록 형성되어도 좋다. 이 경우, p형 불순물 영역(AR)은 오목부(CP1, CP2)의 저면의 깊이 위치보다도 깊게 형성되어 있다. p형 불순물 영역(AR)은 p형 웰 영역(WL)과 동일한 불순물 농도를 갖고 있으며, p형 웰 영역(WL)과 동일한 공정으로 형성되어도 좋다.
또한 도 12 및 도 13에 도시하는 본 실시 형태의 구성 중 상기 이외의 구성은, 제1 실시 형태의 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
다음에, 본 실시 형태에 있어서의 반도체 장치의 온 내압(Bvon), 온 저항(Rsp) 및 오프 내압(Bvoff)을 조사한 결과에 대해, 도 3에 도시하는 비교예 및 도 2에 도시하는 제1 실시 형태의 구성과 대비하여 도 14 내지 도 16을 사용해서 설명한다.
도 14 내지 도 16의 각각은, 오목부(CP1) 내를 매립하는 소자 분리 절연막(SI)과 게이트 전극층(GE)이 평면에서 볼 때, 중복되는 치수(GF)(게이트 오버랩량:도 2)를 바꾼 경우의 온 내압(Bvon), 온 저항(Rsp) 및 오프 내압(Bvoff)의 변화를 나타내는 시뮬레이션 결과의 도면이다. 이 시뮬레이션은, 본 실시 형태의 STI 폭(도 2에 도시하는 STI 폭과 마찬가지) 및 비교예의 STI 폭(도 3)의 각각을 1.7㎛로 하고, 제1 실시 형태 및 본 실시 형태에 있어서의 AA 폭을 0.11㎛로 하여 행해진 것이다.
도 14를 참조하여, 본 실시 형태의 도 12 구성에 있어서의 결과는 도면 중 백색 삼각으로 나타내어져 있고, 본 실시 형태의 도 13 구성에 있어서의 결과는 도면 중 흑색 삼각으로 나타내어져 있다. 본 실시 형태(도면 중 백색 삼각, 흑색 삼각)에서는, 도 3의 비교예(도면 중 백색 동그라미)에 대해 온 내압을 향상시킬 수 있는 것을 알 수 있었다. 또한 본 실시 형태의 도 13 구성의 쪽이, 본 실시 형태의 도 12 구성보다도 온 내압을 향상시킬 수 있는 것을 알 수 있었다.
도 15를 참조하여, 본 실시 형태(도면 중 백색 삼각, 흑색 삼각)에서는, 도 3의 비교예(도면 중 백색 동그라미) 및 제1 실시 형태(도면 중 흑색 동그라미)와 거의 동일 정도의 온 저항이 되는 것을 알 수 있었다.
도 16을 참조하여, 본 실시 형태의 도 13 구성(도면 중 흑색 삼각)은, 상기 게이트 오버랩량(GF)이 커지면 도 3의 비교예(도면 중 백색 동그라미)에 대해 오프 내압을 향상시킬 수 있는 것을 알 수 있었다. 이로 인해, 오프 내압에 관해서는, 게이트 오버랩량(GF)을 조정함으로써 본 실시 형태에 있어서도 비교예와 동등 이상의 오프 내압이 얻어지는 것을 알 수 있었다.
또한 본 실시 형태의 도 12 구성(도면 중 백색 삼각)은, 도 3의 비교예(도면 중 백색 동그라미)와 거의 동일 정도의 오프 내압이 되는 것을 알 수 있었다. 또한 게이트 오버랩량(GF)을 조정하면, 본 실시 형태에 있어서도 비교예 이상의 오프 내압이 얻어지는 것을 알 수 있었다.
다음에, 도 14 내지 도 16에 나타내는 온 내압(Bvon), 온 저항(Rsp) 및 오프 내압(Bvoff)의 결과가 얻어진 이유에 대해 도 12, 도 13 및 도 17을 사용해서 고찰한다.
도 12 및 도 13에 도시하는 본 실시 형태의 구성에 있어서 온 내압이 향상되는 이유는, 제1 실시 형태에서 설명한 이유와 동일하다. 즉, 도 12 및 도 13에 도시하는 본 실시 형태에서는 오목부(CP1)와 오목부(CP2) 사이에 기판 볼록부(CV)[활성 영역(AA)]가 있으므로 n+ 드레인 영역(DR)측에 공핍층이 연장되기 어려워진 만큼, 온 내압은 비교예보다도 향상된 것으로 생각된다. 이것은 도 17에 도시하는 포텐셜로부터도 알 수 있다.
도 17을 참조하여, 본 실시 형태에 있어서는 오목부(CP1)와 오목부(CP2) 사이에 기판 볼록부(CV)[활성 영역(AA)]가 있으므로, 그 기판 볼록부(CV)[활성 영역(AA)] 내에까지 포텐셜의 등고선이 인입된다. 이에 의해, 도 17의 본 실시 형태에서는, 포텐셜의 등고선이 도 7의 비교예보다도 n+ 드레인 영역(DR)측으로 치우친다. 이로 인해 도 7의 비교예에 비해, 도 17의 본 실시 형태에 있어서는 도면 중의 40V의 포텐셜을 나타내는 파선이 n+ 드레인 영역(DR)측으로 치우쳐 있고, 오목부(CP1)와 오목부(CP2) 사이의 기판 볼록부(CV)[활성 영역(AA)]에 의해 전계가 완화되어 온 내압이 향상된 것으로 생각된다.
또한 온 저항은, 제1 실시 형태와 마찬가지로, 도 12, 도 13에 도시하는 본 실시 형태와 같이 오목부(CP1)와 오목부(CP2) 사이에 기판 볼록부(CV)[활성 영역(AA)]를 형성함으로써, 전류가 흐르는 영역이 기판 볼록부(CV)[활성 영역(AA)]만큼만 넓어지기 때문에 저하된 것으로 생각된다.
또한 오프 내압에 관해서는, 도 12, 도 13에 도시하는 본 실시 형태에 있어서는, 기판 볼록부(CV)[활성 영역(AA)]의 표면에 형성된 p형 불순물 영역(AR)과 n형 드리프트 영역(DRI) 사이에 pn 접합이 구성되어 있다. 이로 인해, n+ 드레인 영역(DR)측의 전계가 완화되어 오프 내압은 게이트 오버랩량(GF)을 변경하지 않아도, 도 3에 도시하는 비교예와 가까운 내압을 얻을 수 있다고 생각된다.
다음에, 본 실시 형태의 평면에서 볼 때의, 평면 구조의 변형예에 대해 도 18 내지 도 22를 사용해서 설명한다.
도 18을 참조하여, 평면에서 볼 때, p형 불순물 영역(AR)이 표면에 형성된 기판 볼록부(CV)[활성 영역(AA)]가 n+ 드레인 영역(DR) 및 오목부(CP2)의 주위 전체 둘레를 둘러싸고 있어도 좋다. 이 구성에 있어서는, p형 불순물 영역(AR)이 표면에 형성된 기판 볼록부(CV)[활성 영역(AA)]는, 평면에서 볼 때, 예를 들어 직사각형의 프레임 형상을 갖고 있다.
도 19 및 도 20을 참조하여, 평면에서 볼 때, 기판 볼록부(CV)[활성 영역(AA)]가 n+ 드레인 영역(DR)의 주위를 둘러싸고 있지 않아도 좋다. 도 19 및 도 20의 구성에 있어서는, 평면에서 볼 때, 기판 볼록부(CV)[활성 영역(AA)]는 n+ 드레인 영역(DR)의 길이 방향과 동일한 방향(도면 중 상하 방향)으로 병행하도록 연장되는 직선 형상을 가져도 좋다. 평면에서 볼 때, 직선 형상의 기판 볼록부(CV)[활성 영역(AA)]의 길이 방향(도면 중 상하 방향)의 길이는, 도 19에 도시하는 바와 같이 n+ 드레인 영역(DR)의 길이 방향의 길이보다도 길어도 좋고, 또한 도 20에 도시하는 바와 같이 n+ 드레인 영역(DR)의 길이 방향의 길이보다도 짧아도 좋다.
또한 도 21에 도시하는 바와 같이, 평면에서 볼 때, 복수의 기판 볼록부(CV)[활성 영역(AA)]가 n+ 드레인 영역(DR)의 길이 방향과 동일한 방향(도면 중 상하 방향)을 따라서 단속적으로 배치되어 있어도 좋다. 즉 n+ 드레인 영역(DR)의 길이 방향을 따라서 배치된 복수의 기판 볼록부(CV)[활성 영역(AA)]의 각각의 사이에는 소자 분리 절연막(SI)이 위치하고 있다.
또한 도 18 내지 도 21에 도시하는 바와 같이 게이트 전극층(GE)은, 평면에서 볼 때, 드레인 영역(DR), 기판 볼록부(CV)[활성 영역(AA)] 등의 주위 전체 둘레를 둘러싸고 있어도 좋다. 이 구성에 있어서는, 게이트 전극층(GE)은, 평면에서 볼 때, 예를 들어 직사각형의 프레임 형상을 갖고 있다.
한편, 도 22에 도시하는 바와 같이, 평면에서 볼 때, 게이트 전극층(GE)은, 드레인 영역(DR), 기판 볼록부(CV)[활성 영역(AA)] 등의 주위 전체 둘레를 둘러싸고 있지 않아도 좋다. 이 구성에 있어서는, 게이트 전극층(GE)은, 평면에서 볼 때, n+ 드레인 영역(DR)의 길이 방향과 동일한 방향(도면 중 상하 방향)을 따라서 병행하도록 형성된 직선 형상의 2개의 게이트 전극 부분으로 분할되어 있어도 좋다.
또한 p형 불순물 영역(AR)이 표면에 형성된 기판 볼록부(CV)[활성 영역(AA)]는, 평면에서 볼 때, n+ 드레인 영역(DR)의 주위 전체 둘레를 둘러싸고, 또한 외주측의 p형 웰 영역(WL)에 도달하고 있다. 이에 의해, p형 불순물 영역(AR)의 전위를 GND 레벨로 고정할 수 있다.
또한 도 19 내지 도 22의 XII-XII선을 따른 단면은, 도 12의 구성에 대응한다. 또한 도 21의 III-III선을 따른 단면은, 도 3의 구성에 대응한다.
또한 도 23 내지 도 26의 평면도에 도시하는 바와 같이, 기판 볼록부(CV)[활성 영역(AA)]의 주표면에는, p형 불순물 영역(AR)(제2 영역)과 n형 드리프트 영역(DRI)(제3 영역)이 혼재되어 있어도 좋다. 도 23에 도시하는 바와 같이, 평면에서 볼 때, n+ 드레인 영역(DR)의 주위 전체 둘레를 둘러싸는 기판 볼록부(CV)[활성 영역(AA)]의 주표면에, 길이 방향을 따라서 p형 불순물 영역(AR)과 n형 드리프트 영역(DRI)이 교대로 나란히 형성되어 있어도 좋다. 또한 도 24 및 도 25에 도시하는 바와 같이, 평면에서 볼 때, n+ 드레인 영역(DR)의 길이 방향과 동일한 방향(도면 중 상하 방향)으로 병행하도록 연장되는 직선 형상의 기판 볼록부(CV)[활성 영역(AA)]의 주표면에, 길이 방향을 따라서 p형 불순물 영역(AR)과 n형 드리프트 영역(DRI)이 교대로 나란히 형성되어 있어도 좋다. 또한 도 26에 도시하는 바와 같이, 평면에서 볼 때, n+ 드레인 영역(DR)의 길이 방향과 동일한 방향(도면 중 상하 방향)을 따라서 단속적으로 배치된 복수의 기판 볼록부(CV)[활성 영역(AA)]에 p형 불순물 영역(AR)과 n형 드리프트 영역(DRI)이 교대로 형성되어 있어도 좋다.
또한 도 23 내지 도 26의 II-II선을 따른 단면은, 도 2의 구성에 대응하고, XII-XII선을 따른 단면은, 도 12의 구성에 대응한다.
본 실시 형태에 의하면, 도 12 및 도 13에 도시하는 바와 같이 반도체 기판(SUB)의 주표면에서, 오목부(CP1)와 오목부(CP2) 사이에는 기판 볼록부(CV)[활성 영역(AA)]가 배치되어 있다. 이로 인해, 도 14 및 도 15에 도시하는 바와 같이, 비교예(도 3)와 비교하여 온 내압을 유지하면서도, 온 저항을 저감하는 것이 가능하게 된다.
또한 본 실시 형태에 의하면, 도 12 및 도 13에 도시하는 바와 같이 기판 볼록부(CV)[활성 영역(AA)]에 형성된 p형 불순물 영역(AR)과 n형 드리프트 영역(DRI) 사이에 pn 접합이 구성되어 있다. 이에 의해, 드레인측의 전계가 완화되므로, 게이트 오버랩량(GF)을 조정하지 않아도 비교예와 동일 정도의 오프 내압을 얻을 수 있고, 또한 게이트 오버랩량(GF)을 조정하면 본 실시 형태에 있어서도 비교예 이상의 오프 내압을 얻을 수 있다.
(제3 실시 형태)
도 27 및 도 28을 참조하여, 본 실시 형태의 구성은, 도 2에 도시하는 제1 실시 형태의 구성과 비교하여, 오목부(CP1)와 오목부(CP2) 사이의 기판 볼록부(CV)[활성 영역(AA)]의 표면(주표면) 상에 절연막(GI1)을 개재해서 추가 도전층(GE1)이 형성되어 있는 점에서 다르다. 이 추가 도전층(GE1)은 절연막(GI1)에 의해 기판 볼록부(CV)[활성 영역(AA)]와는 전기적으로 절연되어 있다.
추가 도전층(GE1)은, 도 27에 도시하는 바와 같이 게이트 전극층(GE)과 분리함으로써 게이트 전극층(GE)과 전기적으로 절연되어 있어도 좋다. 도 27에 도시하는 추가 도전층(GE1)의 전위는, 플로팅, GND, 드레인 전위, 게이트 전위 중 어느 하나이면 된다.
또한 추가 도전층(GE1)은, 도 28에 도시하는 바와 같이 게이트 전극층(GE)과 일체화됨으로써 게이트 전극층(GE)과 전기적으로 접속되어 동일 전위(게이트 전위)로 되어 있어도 좋다.
또한 도 27 및 도 28에 도시하는 본 실시 형태의 구성 중 상기 이외의 구성은, 제1 실시 형태의 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
다음에, 본 실시 형태의 평면에서 볼 때의, 평면 구조의 변형예에 대해 도 29 내지 도 33을 사용해서 설명한다.
도 29를 참조하여, 이 평면 구조는, 도 1의 평면 구조에, 게이트 전극층(GE)과 분리한 추가 도전층(GE1)이 추가된 구성을 갖고 있다. 이 추가 도전층(GE1)은, 평면에서 볼 때, 기판 볼록부(CV)[활성 영역(AA)]의 전체 위로 형성되어 있다. 추가 도전층(GE1)은, 평면에서 볼 때, n+ 드레인 영역(DR)의 주위 전체 둘레를 둘러싸고 있고, 예를 들어 직사각형의 프레임 형상을 갖고 있다.
도 30 및 도 31을 참조하여, 이 평면 구조는, 도 9 및 도 10의 평면 구조에, 게이트 전극층(GE)과 분리한 추가 도전층(GE1)이 추가된 구성을 갖고 있다. 이 추가 도전층(GE1)은, 평면에서 볼 때, 기판 볼록부(CV)[활성 영역(AA)]의 전체 위로 형성되어 있다. 추가 도전층(GE1)은, 평면에서 볼 때, n+ 드레인 영역(DR)의 길이 방향과 동일한 방향(도면 중 상하 방향)으로 병행하도록 연장되는 직선 형상을 갖고 있다. 평면에서 볼 때, 직선 형상의 추가 도전층(GE1)의 길이 방향(도면 중 상하 방향)의 길이는, 도 30에 도시하는 바와 같이 n+ 드레인 영역(DR)의 길이 방향의 길이보다도 길어도 좋고, 또한 도 31에 도시하는 바와 같이 n+ 드레인 영역(DR)의 길이 방향의 길이보다도 짧아도 좋다.
또한 도 32 및 도 33을 참조하여, 이 평면 구조는, 도 11의 평면 구조에, 게이트 전극층(GE)과 분리한 추가 도전층(GE1)이 추가된 구성을 갖고 있다. 이 추가 도전층(GE1)은, 평면에서 볼 때, 기판 볼록부(CV)[활성 영역(AA)]의 전체 위로 형성되어 있다. 1개의 추가 도전층(GE1)이, 도 32에 도시하는 바와 같이 평면에서 볼 때, 길이 방향(도면 중 상하 방향)에 배치된 복수의 기판 볼록부(CV)[활성 영역(AA)] 상에 걸쳐서 배치되어 있어도 좋다. 또한 복수의 추가 도전층(GE1)의 각각이, 도 33에 도시하는 바와 같이 평면에서 볼 때, 길이 방향(도면 중 상하 방향)에 배치된 복수의 기판 볼록부(CV)[활성 영역(AA)]의 각각의 위에 개별로 배치되어 있어도 좋다.
도 27의 구성에 있어서, 추가 도전층(GE1)의 전위가 GND인 경우에는 오프 내압이 향상되고, 추가 도전층(GE1)의 전위가 드레인 전압인 경우에는 온 저항, 온 내압이 향상된다. 또한 도 27 및 도 28의 구성에 있어서, 추가 도전층(GE1)의 전위가 게이트 전위인 경우에는 온 저항이 향상된다.
(제4 실시 형태)
도 34를 참조하여, 본 실시 형태의 구성은, 도 2에 도시하는 제1 실시 형태의 구성과 비교하여, 오목부(CP1)와 오목부(CP2) 사이에 복수의 기판 볼록부(CV1, CV2)[활성 영역(AA1, AA2)]가 형성되어 있는 점에서 다르다. 복수의 기판 볼록부(CV1, CV2)[활성 영역(AA1, AA2)]는, 예를 들어 2개의 기판 볼록부(CV1, CV2)[활성 영역(AA1, AA2)]이다. 2개의 기판 볼록부(CV1, CV2)[활성 영역(AA1, AA2)]는 오목부(CP3)에 의해 서로 분리되어 있다. 또한 오목부(CP3) 내에는 오목부(CP1, CP2)와 마찬가지로, 소자 분리 절연막(SI)이 매립되어 있다. 복수의 기판 볼록부(CV1, CV2)[활성 영역(AA1, AA2)]는 2개로 한정되지 않고 3개 이상이어도 좋다.
또한 도 34에 도시하는 본 실시 형태의 구성 중 상기 이외의 구성은, 제1 실시 형태의 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
본 실시 형태와 같이 오목부(CP1)와 오목부(CP2) 사이에 복수의 기판 볼록부(CV1, CV2)[활성 영역(AA1, AA2)]가 형성된 구성에 있어서도, 제1 실시 형태와 마찬가지의 효과를 기대할 수 있다.
(제1 변형예)
상기의 제1 내지 제4 실시 형태에 있어서는 LDMOS 트랜지스터에 대해 설명했지만, 오목부(CP1)와 오목부(CP2) 사이에 기판 볼록부(CV, CV1, CV2)[활성 영역(AA, AA1, AA2)]가 형성된 구성은, 도 35에 도시하는 바와 같이 IGBT(Insulated Gate Bipolar Transistor)에 적용할 수도 있다. 도 35를 참조하여, 이 IGBT는, 도 2에 도시한 LDMOS 트랜지스터와 비교하여, 그 트랜지스터의 n+ 드레인 영역(DR) 대신에 p+ 콜렉터 영역(CR)이 형성되어 있는 점 및 LDMOS 트랜지스터의 n+ 소스 영역(SR)이 n+ 이미터 영역(ER)으로서 기능하는 점 등에서 다르다.
또한 도 35에 도시하는 IGBT의 구성 중 상기 이외의 구성은, 도 2에 도시하는 LDMOS 트랜지스터의 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
(제2 변형예)
상기의 제1 내지 제4 실시 형태에 있어서는 LDMOS 트랜지스터에 대해 설명했지만, 오목부(CP1)와 오목부(CP2) 사이에 기판 볼록부(CV, CV1, CV2)[활성 영역(AA, AA1, AA2)]가 형성된 구성은, 도 36에 도시하는 바와 같이 횡형 쌍방향 트랜지스터에 적용할 수도 있다. 도 36을 참조하여, 이 횡형 쌍방향 트랜지스터는 반도체 기판(SUB)의 주표면에 형성된 한 쌍의 n형 웰 영역(DRI)과, 그 한 쌍의 n형 웰 영역(DRI)과의 사이에 형성된 p형 웰 영역(WL)과, 한 쌍의 소스/드레인 영역용의 불순물 영역(IP)과, 게이트 절연막(GI)과, 게이트 전극층(GE)을 주로 갖고 있다.
반도체 기판(SUB)의 내부에는 n형 매립층(BL)이 형성되어 있다. 반도체 기판(SUB) 내이며 n형 매립층(BL)의 주표면측에는 n형 매립층과 pn 접합을 구성하도록 p-에피택셜 영역(EP)이 형성되어 있다.
반도체 기판(SUB) 내이며 p-에피택셜 영역(EP)의 주표면측에는, 한 쌍의 n형 웰 영역(DRI)과 p형 웰 영역(WL)이 형성되어 있다. 이 n형 웰 영역(DRI)은 p-에피택셜 영역(EP2) 사이에서 주표면을 따른 방향으로 연장되는 pn 접합을 구성하고 있다. p형 웰 영역(WL)은, 한 쌍의 n형 웰 영역(DRI)의 사이에 위치하도록, 또한 p-에피택셜 영역(EP)과 접하도록 형성되어 있고, p-에피택셜 영역(EP)보다도 높은 p형 불순물 농도를 갖고 있다.
반도체 기판(SUB)의 주표면에는 예를 들어 STI 구조를 갖는 소자 분리 구조가 형성되어 있다. 이 STI 구조의 소자 분리 구조는 오목부(CP1, CP2, CP)와, 소자 분리 절연막(SI)을 갖고 있다. 오목부(CP1, CP2, CP)의 각각은, 반도체 기판(SUB)의 주표면에 형성되어 있다. 소자 분리 절연막(SI)은 오목부(CP1, CP2, CP)의 각각의 내부에 매립하도록 형성되어 있다.
오목부(CP1)(제1 오목부), 오목부(CP2)(제2 오목부) 및 오목부(CP)는 n형 웰 영역(DRI) 내의 주표면에 형성되어 있고, n형 웰 영역(DRI)보다도 얕게 형성되어 있다.
한 쌍의 소스/드레인 영역용의 불순물 영역(IP)의 각각은, 오목부(CP2)와 오목부(CP)의 사이에 끼워지는 반도체 기판(SUB)의 주표면에 형성되고, 또한 n형 드리프트 영역(DRI)보다도 높은 n형 불순물 농도를 갖고 있다.
게이트 전극층(GE)은, 한 쌍의 n형 웰 영역(DRI)의 사이에 끼워진 p형 웰 영역(WL) 상에 게이트 절연막(GI)을 개재해서 형성되어 있다. 이 게이트 전극층(GE)의 일부는, 오목부(CP1) 내를 매립하는 소자 분리 절연막(SI) 상에 올라타 있다. 한 쌍의 소스/드레인 영역용의 불순물 영역(IP)의 각각에 전기적으로 접속하도록 반도체 기판(SUB)의 주표면 상에는 전극이 되는 도전층(CL)이 형성되어 있다.
상기의 구성에 있어서, 반도체 기판(SUB)의 주표면에서, 오목부(CP1)와 오목부(CP2) 사이에는 기판 볼록부(CV)가 배치되어 있다. 이 기판 볼록부(CV) 상에는 소자 분리 절연막(SI)은 형성되어 있지 않고, 기판 볼록부(CV)의 주표면은 활성 영역(AA)으로 되어 있다. 즉 오목부(CP1)와 오목부(CP2)는 활성 영역(AA)에 의해 주표면에서 분리되어 있다. 본 실시 형태에 있어서는, 이 활성 영역(AA)의 주표면에는 n형 웰 영역(DRI)이 형성되어 있다. 또한 본 실시 형태에 있어서는, 게이트 전극층(GE)은 활성 영역(AA) 상으로까지는 연장되어 있지 않다.
상기의 횡형 쌍방향 트랜지스터에 있어서도, 제1 내지 제4 실시 형태와 마찬가지의 작용 효과를 얻을 수 있다.
(제3 변형예)
상기에 있어서는 소자 분리 구조로서 STI 구조에 대해 설명했지만, 도 37에 도시하는 바와 같이 소자 분리 절연막(SI)이 LOCOS(LOCal Oxidation of Silicon)법에 의해 형성된 실리콘 산화막으로 이루어져 있어도 좋다.
또한 도 37에 도시한 구성 중 상기 이외의 구성은, 도 2에 도시하는 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
소자 분리 구조로서 LOCOS법에 의해 형성된 실리콘 산화막이 사용된 경우에도, 제1 내지 제4 실시 형태와 마찬가지의 작용 효과를 얻을 수 있다.
(제4 변형예)
상기에 있어서는 기판 볼록부(CV) 상에 소자 분리 절연막(SI)이 형성되어 있지 않고 활성 영역(AA)으로 되어 있는 구성에 대해 설명했지만, 도 38에 도시하는 바와 같이 기판 볼록부(CV) 상에 소자 분리 절연막(SI)이 형성되어 있어도 좋다. 구체적으로는, 기판 볼록부(CV) 상에 형성된 오목부(CP4)는 오목부(CP1, CP2)보다도 얕게 형성되어 있고, 그에 의해 오목부(CP1) 및 오목부(CP2) 사이에 기판 볼록부(CV)가 형성되어 있다.
또한 도 38에 도시한 구성 중 상기 이외의 구성은, 도 2에 도시하는 구성과 거의 동일하므로, 동일한 요소에 대해서는 동일한 부호를 부여하고, 그 설명을 반복하지 않는다.
다음에, 도 38에 도시하는 본 변형예의 구성에 있어서 오목부(CP4)의 깊이(D)를 변화시켰을 때의 온 내압(Bvon), 온 저항(Rsp) 및 오프 내압(Bvoff)을 조사한 결과에 대해, 도 39 내지 도 41을 사용해서 설명한다.
도 39 내지 도 41에 도시하는 시뮬레이션은, 본 실시 형태의 STI 폭(도 2) 및 비교예의 STI 폭(도 3)의 각각을 1.7㎛로 하고, 게이트 오버랩량(GF)을 0.7㎛로 하고, 또한 오목부(CP1, CP2)의 깊이를 0.3㎛로 하여 행해졌다. 이로 인해, 도 39 내지 도 41의 각각에 있어서의 오목부(CP4)의 깊이(D)가 0.3㎛가 되는 상태는 도 3(비교예)의 상태가 되는 것을 의미하고, 또한 오목부(CP4)의 깊이(D)가 0㎛가 되는 상태는 도 2(제1 실시 형태)의 상태가 되는 것을 의미하고 있다.
도 39 내지 도 41을 참조하여, 기판 볼록부(CV) 상에 오목부(CP4)를 형성하고, 그 오목부(CP4)에 소자 분리 절연막(SI)을 매립한 경우에도, 도 2에 도시하는 바와 같이 기판 볼록부(CV) 상에 오목부(CP4)가 없는 구성[깊이(D)가 0㎛]과 마찬가지로, 비교예[깊이(D)가 0.3㎛]보다도 온 내압을 향상시킬 수 있고, 또한 온 저항을 저감할 수 있는 것을 알 수 있었다. 또한 오목부(CP4)의 깊이(D)가 0.15㎛ 이하이면, 도 2에 도시하는 구성[깊이(D)가 0㎛]과 거의 동일한 온 내압 및 온 저항이 얻어지는 것을 알 수 있었다.
이로 인해 도 38에 도시하는 바와 같이, 기판 볼록부(CV) 상에 소자 분리 절연막(SI)이 형성된 구성에 있어서도, 도 2에 도시하는 구성[깊이(D)가 0㎛]과 마찬가지로, 비교예[깊이(D)가 0.3㎛]보다도 온 내압을 향상시킬 수 있고, 또한 온 저항을 저감할 수 있다.
(그 밖의)
상기의 실시 형태 및 변형예에 있어서는 n형 LDMOS 트랜지스터, n형 쌍방향 트랜지스터 및 n+ 이미터 영역을 갖는 IGBT에 대해 설명했지만, p형 LDMOS 트랜지스터, p형 쌍방향 트랜지스터 및 p+ 이미터 영역을 갖는 IGBT에 대해서도 상기 실시 형태의 구성은 마찬가지로 적용할 수 있다.
또한 상기 실시 형태 및 변형예는 적절히 조합할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
AA, AA1 : 활성 영역
AR : p형 불순물 영역
BL : n형 매립층
CL : 도전층
CO : 콘택트 영역
CP, CP1 내지 CP4 : 오목부
CR : p+ 콜렉터 영역
CV, CV1 : 기판 볼록부
DR : n+ 드레인 영역
DRI : n형 드리프트 영역(n형 웰 영역)
EP, EP2 : p-에피택셜 영역
ER : n+ 이미터 영역
GE : 게이트 전극층
GE1 : 추가 도전층
GI : 게이트 절연막
GI1 : 절연막
IP : 불순물 영역
SI : 소자 분리 절연막
SR : n+ 소스 영역
SUB : 반도체 기판
TR : 트랜지스터
WL : p형 웰 영역

Claims (9)

  1. 주표면을 갖고, 상기 주표면에 제1 오목부 및 제2 오목부를 갖는 반도체 기판과,
    상기 제1 오목부 내 및 상기 제2 오목부 내의 각각에 형성된 소자 분리 절연막과,
    상기 주표면에서 상기 제1 오목부 및 상기 제2 오목부를 사이에 끼우도록 형성된 한 쌍의 소스/드레인 영역 및 한 쌍의 이미터/콜렉터 영역 중 어느 하나가 되는 한 쌍의 불순물 영역을 구비하고,
    상기 한 쌍의 불순물 영역의 한쪽 영역은 제1 도전형이며, 또한
    상기 한쪽 영역과 상기 제1 오목부 사이의 상기 주표면에 형성된 채널 형성 영역이 되는 제2 도전형의 제1 영역과,
    상기 제1 영역 상에 게이트 절연막을 개재해서 형성되고, 또한 적어도 상기 제1 오목부 내의 상기 소자 분리 절연막 상에 연장되는 게이트 전극층을 구비하고,
    상기 제1 오목부 및 상기 제2 오목부는, 상기 제1 오목부 및 상기 제2 오목부의 각각의 저부보다도 상기 주표면측으로 돌출된 기판 볼록부를 사이에 끼워 서로 인접하도록 배치되어 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 기판 볼록부는, 상기 제1 오목부 및 상기 제2 오목부의 사이에 끼워진 활성 영역이며,
    상기 활성 영역의 상기 주표면은, 상기 한쪽 영역의 상기 주표면에서의 제1 도전형의 불순물 농도보다도 낮은 제1 도전형의 불순물 농도를 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 기판 볼록부는, 상기 제1 오목부 및 상기 제2 오목부의 사이에 끼워진 활성 영역이며,
    상기 활성 영역의 상기 주표면에 형성된 제2 도전형의 제2 영역을 더 구비한 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 영역은 상기 제1 오목부 및 상기 제2 오목부보다도 얕게 형성되어 있는 반도체 장치.
  5. 제3항에 있어서,
    상기 제2 영역은 상기 제1 오목부 및 상기 제2 오목부보다도 깊게 형성되어 있는 반도체 장치.
  6. 제1항에 있어서,
    상기 기판 볼록부는, 상기 제1 오목부 및 상기 제2 오목부의 사이에 끼워진 활성 영역이며,
    상기 활성 영역의 상기 주표면에 형성된 제2 도전형의 제2 영역과,
    상기 활성 영역의 상기 주표면에 형성되고, 또한 상기 제2 영역과 인접하는 제1 도전형의 제3 영역을 더 구비한 반도체 장치.
  7. 제1항에 있어서,
    상기 기판 볼록부는, 상기 제1 오목부 및 상기 제2 오목부의 사이에 끼워진 활성 영역이며,
    상기 활성 영역 상에 절연막을 개재해서 형성된 도전층을 더 구비한 반도체 장치.
  8. 제7항에 있어서,
    상기 도전층은 상기 게이트 전극층과 분리해서 형성되어 있는 반도체 장치.
  9. 제7항에 있어서,
    상기 도전층은 상기 게이트 전극층과 일체가 되도록 형성되어 있는 반도체 장치.
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