TWI633667B - Semiconductor device - Google Patents

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TWI633667B TW103126498A TW103126498A TWI633667B TW I633667 B TWI633667 B TW I633667B TW 103126498 A TW103126498 A TW 103126498A TW 103126498 A TW103126498 A TW 103126498A TW I633667 B TWI633667 B TW I633667B
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Abstract

本發明之半導體基板(SUB)係於主表面具有凹部(CP1)及凹部(CP2)。n+源極區域(SR)與n+汲極區域(DR)係於主表面上隔著凹部(CP1)及凹部(CP2)。於n+源極區域(SR)與凹部(CP1)之間之主表面，形成有成為通道形成區域之p-磊晶區域(EP)及p型井區域(WL)。閘極電極層(GE)介隔絕緣膜(GI)而形成於通道區域上，且延伸於凹部(CP1)內之元件分離絕緣膜(SI)上。凹部(CP1)及凹部(CP2)係以隔著比凹部(CP1)及凹部(CP2)各者之底部更突出於主表面側之基板凸部(CV)而互相鄰接之方式配置。

Description

半導體裝置
本發明係關於半導體裝置，且關於例如具有橫型元件之半導體裝置者。
橫型高耐壓MOS(Lateral Diffused Metal Oxide Semiconductor：LDMOS：橫向擴散金屬氧化物半導體)電晶體係揭示於例如日本特開2011-3608號公報(專利文獻1)。
於此公報記載之半導體裝置中，形成有形成於n+嵌入區域與p-磊晶區域之間之p+嵌入區域。此p+嵌入區域具有較p-磊晶區域更高之p型雜質濃度。藉此可抑制打穿(punch through)現象產生，且維持較高耐壓。
又，於上述公報記載之半導體裝置中，p-磊晶區域具有較p型基底區域更低之p型雜質濃度。藉此，於擊穿狀態中，空乏層自n型汲極區域與p-磊晶區域之pn接合擴展至p-磊晶區域側，可高耐壓化。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開2011-3608號公報
根據上述公報記載之半導體裝置，可於LDMOS電晶體中使耐壓提高。然而，為提供具有更優良之元件特性之半導體裝置，仍有進一 步改善之餘地。
其他問題與新穎之特徵係自本說明書之記述及附加圖式中得以明確。
於一實施形態之半導體裝置中，半導體基板包含主表面，且於其主表面包含第1凹部及第2凹部。元件分離絕緣膜係形成於第1凹部內及第2凹部內各者。一對雜質區域係成為以於主表面上隔著第1凹部及第2凹部之方式形成之一對源極/汲極區域及一對射極/集電極區域中任一者。一對雜質區域之一區域係第1導電型。第2導電型之第1區域係成為形成於一區域與第1凹部之間之主表面之通道形成區域者。閘極電極層係介隔閘極絕緣膜而形成於第1區域上，且至少延伸於第1凹部內之元件分離絕緣膜上。第1凹部及第2凹部係以隔著比第1凹部及第2凹部各者之底部更突出於主表面側之基板凸部而互相鄰接之方式配置。
根據一實施形態之半導體裝置，可實現具有更優良之元件特性之半導體裝置。
AA‧‧‧活性區域
AA幅‧‧‧AA寬度
AA1‧‧‧活性區域
AR‧‧‧p型雜質區域
BL‧‧‧n型嵌入層
Bvon‧‧‧接通耐壓
Bvoff‧‧‧斷開耐壓
CL‧‧‧導電層
CO‧‧‧接觸區域
CP‧‧‧凹部
CP1~CP4‧‧‧凹部
CR‧‧‧p+集電極區域
CV‧‧‧基板凸部
CV1‧‧‧基板凸部
DR‧‧‧n+汲極區域
DRI‧‧‧n型漂移區域(n型井區域)
EP‧‧‧p-磊晶區域
EP2‧‧‧p-磊晶區域
ER‧‧‧n+射極區域
GE‧‧‧閘極電極層
GE1‧‧‧追加導電層
GF‧‧‧閘極重疊量
GI‧‧‧閘極絕緣膜
GI1‧‧‧絕緣膜
II-II‧‧‧線
III-III‧‧‧線
IP‧‧‧雜質區域
R1‧‧‧區域
Rsp‧‧‧接通電阻
SI‧‧‧元件分離絕緣膜
SR‧‧‧n+源極區域
STI幅‧‧‧STI寬度
SUB‧‧‧半導體基板
TR‧‧‧電晶體
WL‧‧‧p型井區域
XII-XII‧‧‧線
圖1係概略性顯示實施形態1之半導體裝置之構成的俯視圖。
圖2係概略性顯示沿著圖1之II-II線之構成之剖面圖。
圖3係概略性顯示比較例之半導體裝置之構成之剖面圖。
圖4係顯示圖2及圖3各者之構成中閘極重疊量GF產生變化時之接通耐壓變化之圖。
圖5係顯示圖2及圖3各者之構成中閘極重疊量GF產生變化時之接通電阻變化之圖。
圖6係顯示圖2及圖3各者之構成中閘極重疊量GF產生變化時之斷 開耐壓變化之圖。
圖7係顯示圖3之構成中接通動作下之電位之圖。
圖8係顯示圖2之構成中接通動作下之電位之圖。
圖9係概略性顯示實施形態1之半導體裝置之構成之變化例的俯視圖。
圖10係概略性顯示實施形態1之半導體裝置之構成之另一變化例的俯視圖。
圖11係概略性顯示實施形態1之半導體裝置之構成之進而另一變化例的俯視圖。
圖12係概略性顯示實施形態2之半導體裝置之構成的剖面圖。
圖13係概略性顯示實施形態2之半導體裝置之構成之變化例的剖面圖。
圖14係顯示圖2、圖3、圖12及圖13各者之構成中閘極重疊量GF產生變化時之接通耐壓變化之圖。
圖15係顯示圖2、圖3、圖12及圖13各者之構成中閘極重疊量GF產生變化時之接通電阻變化之圖。
圖16係顯示圖2、圖3、圖12及圖13各者之構成中閘極重疊量GF產生變化時之斷開耐壓變化之圖。
圖17係顯示圖12之構成中接通動作下之電位之圖。
圖18係概略性顯示圖12之構成之平面形狀之俯視圖。
圖19係概略性顯示圖12之構成之平面形狀之變化例的俯視圖。
圖20係概略性顯示圖12之構成之平面形狀之另一變化例的俯視圖。
圖21係概略性顯示圖12之構成之平面形狀之進而另一變化例之俯視圖。
圖22係概略性顯示圖12之構成之平面形狀之進而另一變化例之 俯視圖。
圖23係概略性顯示於元件分離絕緣膜之間之活性區域中混合存在p型區域與n型區域兩者之構成之平面形狀之俯視圖。
圖24係概略性顯示於元件分離絕緣膜之間之活性區域中混合存在p型區域與n型區域兩者之構成之平面形狀之變化例之俯視圖。
圖25係概略性顯示於元件分離絕緣膜之間之活性區域中混合存在p型區域與n型區域兩者之構成之平面形狀之另一變化例之俯視圖。
圖26係概略性顯示於元件分離絕緣膜之間之活性區域中混合存在p型區域與n型區域兩者之構成之平面形狀之進而另一變化例之俯視圖。
圖27係概略性顯示實施形態3之半導體裝置之構成之剖面圖。
圖28係概略性顯示實施形態3之半導體裝置之構成之變化例之剖面圖。
圖29係概略性顯示圖27之構成之平面形狀之俯視圖。
圖30係概略性顯示圖27之構成之平面形狀之變化例之俯視圖。
圖31係概略性顯示圖27之構成之平面形狀之另一變化例之俯視圖。
圖32係概略性顯示圖27之構成之平面形狀之進而另一變化例之俯視圖。
圖33係概略性顯示圖27之構成之平面形狀之進而另一變化例之俯視圖。
圖34係概略性顯示實施形態4之半導體裝置之構成之剖面圖。
圖35係概略性顯示將實施形態1之構成應用於IGBT之構成之剖面圖。
圖36係概略性顯示將實施形態1之構成應用於雙方向電晶體之構成之剖面圖。
圖37係概略性顯示將實施形態1之構成應用於LOCOS之構成之剖面圖。
圖38係概略性顯示實施形態1之構成中於基板凸部上形成元件分離絕緣膜之構成之剖面圖。
圖39係顯示如圖38所示之本變化例之構成中凹部CP4之深度D產生變化時之接通耐壓變化之圖。
圖40係顯示圖38所示之本變化例之構成中凹部CP4之深度D產生變化時之接通電阻變化之圖。
圖41係顯示圖38所示之本變化例之構成中凹部CP4之深度D產生變化時之斷開耐壓變化之圖。
以下，針對實施形態基於圖式進行說明。
參照圖1及圖2，本實施形態之半導體裝置具有例如LDMOS電晶體TR。此半導體裝置主要具有：半導體基板SUB；n型嵌入層BL；p-磊晶區域EP；n型漂移區域DRI；p型井區域WL；n+源極區域SR(一對雜質區域之一區域)；n+汲極區域DR(一對雜質區域之另一區域)；p+接觸區域CO；閘極絕緣膜GI；閘極電極層GE；元件分離構造；及導電層CL。
主要參照圖2，半導體基板SUB係例如由矽構成。此半導體基板SUB具有主表面(圖中上側之面)。於該半導體基板SUB之內部，形成有n型嵌入層BL。於半導體基板SUB內n型嵌入層BL之主表面側，以構成n型嵌入層BL與pn接合之方式形成有p-磊晶區域EP。
於半導體基板SUB內的p-磊晶區域EP之主表面側，形成有n型漂移區域DRI與p型井區域WL。此n型漂移區域DRI係構成與p-磊晶區域EP之間沿著主表面之方向延伸之pn接合。p型井區域WL係以與p-磊晶區域EP連接之方式而形成，且具有較p-磊晶區域EP更高之p型雜質濃 度。
元件分離構造具有例如STI(Shallow Trench Isolation：淺渠溝隔離)構造。此STI構造之元件分離構造具有凹部CP1、CP2、CP；及元件分離絕緣膜SI。凹部CP1、CP2、CP各者形成於半導體基板SUB之主表面。元件分離絕緣膜SI係形成為嵌入於CP1、CP2、CP各者之內部。
凹部CP1(第1凹部)與凹部CP2(第2凹部)係形成於n型漂移區域DRI內之主表面，且形成為較n型漂移區域DRI更淺。
n+汲極區域DR係以與n型漂移區域DRI連接之方式形成於半導體基板SUB之主表面，且具有較n型漂移區域DRI更高之n型雜質濃度。n+源極區域SR係以構成p型井區域WL與pn接合之方式形成於p型井區域WL內之半導體基板SUB之主表面。
於半導體基板SUB之主表面中，以隔著凹部CP1及凹部CP2之方式配置有n+汲極區域DR與n+源極區域SR。於半導體基板SUB之主表面中，n+汲極區域DR係連接於凹部CP2。
於半導體基板SUB之主表面中，於n+源極區域SR與凹部CP1之間配置有p型井區域WL與p-磊晶區域EP。夾於n+源極區域SR與凹部CP1之間之p型井區域WL與p-磊晶區域EP中之位於半導體基板SUB主表面之部分成為通道形成區域(第1區域)之部分。於半導體基板SUB之主表面中，p+接觸區域CO形成為與n+源極區域SR鄰接。
閘極電極層GE係介隔閘極絕緣膜GI形成於夾在n+源極區域SR與凹部CP1之間之通道形成區域(p型井區域WL與p-磊晶區域EP)上。此閘極電極層GE之一部分亦係介隔閘極絕緣膜GI位於n型汲極區域DRI之一部分上，且擱置於嵌入凹部CP1內之元件分離絕緣膜SI上。
於半導體基板SUB之主表面上形成有電性連接於n+汲極區域DR且成為汲極電極之導電層CL。於半導體基板SUB之主表面上形成有 電性連接於n+源極區域SR且成為源極電極之導電層CL。又，於半導體基板SUB之主表面上形成有電性連接於p+接觸區域CO之導電層CL。
於上述構成中，半導體基板SUB之主表面中，凹部CP1與凹部CP2係配置為隔著較凹部CP1與凹部CP2各者之底部更突出於主表面側(圖中上側)之基板凸部CV而互相鄰接。於此基板凸部CV上未形成元件分離絕緣膜SI，故基板凸部CV之主表面為活性區域AA。即，凹部CP1與凹部CP2係藉由包含活性區域AA之基板凸部CV於主表面中分離。
於本實施形態中，於此活性區域AA之主表面中，形成有n型漂移區域DRI。因此，活性區域AA之主表面具有較n+源極區域SR之主表面中之n型雜質濃度更低之n型雜質濃度。又，於本實施形態中，閘極電極層GE未延伸至活性區域AA上。
n型漂移區域之n型雜質濃度係例如1×1016cm-3，n+源極區域SR及n+汲極區域DR各者之n型雜質濃度係例如1×1018cm-3。
如圖2所示之剖面中，LDMOS電晶體TR係形成為具有相對於通過n+汲極區域DR之假想線A-A為線對稱之構成。
主要參照圖1，凹部CP2係作為於俯視時包圍形成於半導體基板SUB之主表面之n+汲極區域DR之周圍整體之溝槽而形成。因此，嵌入凹部CP2內之元件分離絕緣膜SI亦以於俯視時包圍n+汲極區域DR之周圍整體之方式而形成。基板凸部CV(活性區域AA)係以於俯視時包圍凹部CP2之外周整體之方式而形成。
又，凹部CP1係作為於俯視時介隔基板凸部CV(活性區域AA)而包圍凹部CP2之外周整體之溝槽而形成。因此，嵌入凹部CP1內之元件分離絕緣膜SI亦以於俯視時介隔基板凸部CV(活性區域AA)而包圍凹部CP2之外周整體之方式而形成。
閘極電極GE係以於俯視時與嵌入凹部CP1內之元件分離絕緣膜SI之外周部分之一部分重複，且包圍嵌入凹部CP1內之元件分離絕緣膜SI之外周整體之方式而形成。又，n+源極區域SR係以於俯視時包圍閘極電極層GE之外周整體之方式而形成，p+接觸區域CO係以於俯視時包圍n+源極區域SR之外周整體之方式而形成。又，於俯視時，p型井區域WL係於主表面上隔著p-磊晶區域EP之一部分且包圍n型漂移區域DRI之周圍。
接著，針對調查本實施形態中半導體裝置之接通耐壓(Bvon)、接通電阻(Rsp)、及斷開耐壓(Bvoff)之結果，對比圖3所示之比較例使用圖4~圖6進行說明。
圖3係顯示比較例之半導體裝置之構成之剖面圖，該剖面圖係顯示與圖2之區域R1對應之部分之圖。參照圖3，於比較例之半導體裝置中，位於n+源極區域SR與n+汲極區域DR之間之凹部CP未藉由活性區域分離。另，由於除此以外之比較例之構成係與圖2所示之本實施形態之構成大致相同，故對相同要素標註相同符號，不重複其說明。
圖4~圖6係分別顯示於改變嵌入凹部CP1內(圖2)或凹部CP內(圖3)之元件分離絕緣膜SI與閘極電極層GE於俯視時重複之尺寸GF(閘極重疊量：圖2)的情形之接通耐壓(Bvon)、接通電阻(Rsp)、及斷開耐壓(Bvoff)之變化之模擬結果圖。此模擬係將本實施形態之STI寬度(圖2)及比較例之STI寬度(圖3)各者設為1.7μm而進行者。
參照圖4，可知本實施形態(圖中黑四方形、白四方形、黑圓圈)中，相對於比較例(圖中白圓圈)可提高接通耐壓。又，可知本實施形態中，凹部CP1與凹部CP2之間之尺寸(AA寬度：圖2)越大，越可提高接通耐壓。
參照圖5，可知本實施形態(圖中黑四方形、白四方形、黑圓圈)中，相對於比較例(圖中白圓圈)可減低接通電阻。又，可知本實施形 態中，凹部CP1與凹部CP2之間之尺寸(AA寬度：圖2)越大，越可減低接通電阻。
參照圖6，可知本實施形態(圖中黑四方形、白四方形、黑圓圈)係上述閘極重疊量GF變大時，相對於比較例(圖中白圓圈)可提高斷開耐壓。因此，可知關於斷開耐壓，即使於本實施形態中藉由調整閘極重疊量GF亦可獲得與比較例同等以上之斷開耐壓。
接著，針對獲得圖4~圖6所示之接通耐壓(Bvon)、接通電阻(Rsp)及斷開耐壓(Bvoff)之結果，使用圖2、圖3、圖7及圖8進行探討。
可認為接通耐壓於圖2所示之本實施形態中由於凹部CP1與凹部CP2之間有基板凸部CV(活性區域AA)，故而空乏層難以自n+源極區域SR側延伸至n+汲極區域DR側之部分，較圖3所示之比較例更提高者。此亦可自圖7、圖8之電位比較而了解。另，圖7、圖8內所示之複數條曲線係空乏層內電位(potential)之等高線。
即，圖8之本實施形態中由於凹部CP1與凹部CP2之間有基板凸部CV(活性區域AA)，故電位之等高線進入至該基板凸部CV(活性區域AA)內。藉此，於圖8之本實施形態中，電位之等高線較圖7之比較例更靠近n+汲極區域DR側。因此，與圖7之比較例相比，圖8之本實施形態中圖中顯示40V電位之虛線更靠近n+汲極區域DR側，且藉由凹部CP1與凹部CP2之間之基板凸部CV(活性區域AA)而緩和電場。認為係因基板凸部CV(活性區域AA)引起之緩和電場而提高接通耐壓者。
又，認為係圖2所示之本實施形態中，藉由將基板凸部CV(活性區域AA)設於凹部CP1與凹部CP2之間，而使電流流動區域擴大基板凸部CV(活性區域AA)之部分，故使接通電阻降低者。
又，認為由於圖2所示之本實施形態中於凹部CP1與凹部CP2之間有基板凸部CV(活性區域AA)，故斷開耐壓比圖3所示之比較例更低者。此處認為於比較例中增大閘極重疊量GF時，電場集中於圖3中凹 部CP之n+汲極區域DR側端部而使斷開耐壓降低者。相對於此，認為本實施形態中若增大閘極重疊量GF，則於圖2中藉由凹部CP1與凹部CP2之間之基板凸部CV(活性區域AA)緩和電場，而使斷開耐壓提高者。
接著，對本實施形態之俯視時平面構造之變化例使用圖9~圖11進行說明。
圖1中，針對俯視時表面形成有n型漂移區域DRI之基板凸部CV(活性區域AA)包圍n+汲極區域DR之周圍整周之構成(於俯視時為例如矩形之框形狀)進行說明，但亦可如圖9及圖10所示，於俯視時基板凸部CV(活性區域AA)不包圍n+汲極區域DR之周圍。
於圖9及圖10之構成之中，於俯視時基板凸部CV(活性區域AA)亦可具有以與n+汲極區域DR之長邊方向相同方向(圖中上下方向)並行之方式延伸之直線形狀。於俯視時，直線形狀之基板凸部CV(活性區域AA)之長邊方向(圖中上下方向)之長度係可較n+汲極區域DR之長邊方向之長度更長，亦可如圖10所示較n+汲極區域DR長邊方向之長度更短。
又，如圖11所示，亦可於俯視時沿著與n+汲極區域DR之長邊方向相同方向(圖中上下方向)間斷地配置複數個基板凸部CV(活性區域AA)。即，元件分離絕緣膜SI位於沿著n+汲極區域DR之長邊方向配置之複數個基板凸部CV(活性區域AA)各者之間。
另，圖9~圖11之沿著II-II線之剖面係與圖2之構成對應。又，圖11之沿著III-III線之剖面係與圖3之構成對應。
於本實施形態之中，如圖2所示於半導體基板SUB之主表面中，於凹部CP1與凹部CP2之間配置有基板凸部CV(活性區域AA)。因此，如圖4及圖5所示，與比較例(圖3)比較，可提高接通耐壓，且可減低接通電阻。又，如圖6所示，關於斷開耐壓，藉由調整閘極重疊量 GF，即使於本實施形態中亦可獲得與比較例(圖3)同等以上之斷開耐壓。
(實施形態2)
參照圖12，本實施形態之構成與圖2所示之實施形態1之構成比較，不同處在於凹部CP1與凹部CP2之間之基板凸部CV(活性區域AA)之表面(主表面)形成有p型雜質區域AR(第2區域)。該p型雜質區域AR係形成為較凹部CP1、CP2之底面之深度位置更淺。p型雜質區域AR具有與p+接觸區域CO相同雜質濃度，亦可藉與p+接觸區域CO相同步驟而形成。
p型雜質區域AR之電位係固定於浮動(浮動電位)或GND(接地電位)位準。作為將p型雜質區域AR固定於GND位準之方法，可自半導體基板SUB之主表面之上方將導電層(未圖示)連接於p型雜質區域AR，且介隔該導電層將GND位準施加於p型雜質區域AR。
又，作為將p型雜質區域AR之電位固定於GND位準之另一方法，亦可如圖13所示，p型雜質區域AR以到達p-磊晶區域EP之方式而形成。於此情形時，p型雜質區域AR係形成為較凹部CP1、CP2之底面之深度位置更深。p型雜質區域AR具有與p型井區域WL相同雜質濃度，且藉與p型井區域WL相同步驟而形成。
另，圖12及圖13所示之本實施形態之構成之中除上述以外之構成，由於與實施形態1之構成大致相同，故對相同要素標註相同符號，不重複其說明。
接著，對本實施形態之半導體裝置之接通耐壓(Bvon)、接通電阻(Rsp)及斷開耐壓(Bvoff)之調查結果，對比圖3所示之比較例及圖2所示之實施形態1之構成，使用圖14~圖16進行說明。
圖14~圖16係分別顯示於改變嵌入凹部CP1內之元件分離絕緣膜SI與閘極電極層GE於俯視時重複之尺寸GF(閘極重疊量：圖2)之情形 時之接通耐壓(Bvon)、接通電阻(Rsp)及斷開耐壓(Bvoff)之變化之模擬結果之圖。此模擬係將本實施形態之STI寬度(與圖2所示STI寬度相同)及比較例之STI寬度(圖3)各者設為1.7μm，實施形態1及本實施形態中AA寬度設為0.11μm而進行者。
參照圖14，本實施形態之圖12之構成之結果係以圖中白色三角形顯示，本實施形態之圖13之構成之結果係以圖中黑色三角形顯示。可知本實施形態(圖中白色三角形、黑色三角形)中，相對於圖3之比較例(圖中白色圓圈)可提高接通耐壓。又，可知本實施形態之圖13之構成比本實施形態之圖12之構成更可提高接通耐壓。
參照圖15，可知於本實施形態(圖中白色三角形、黑色三角形)中，可成為圖3之比較例(圖中白色圓圈)及實施形態1(圖中黑色圓圈)大致為相同程度之接通電阻。
參照圖16，可知本實施形態之圖13之構成(圖中黑色三角形)係於上述閘極重疊量GF增大時，相對於圖3之比較例(圖中白色圓圈)可提高斷開耐壓。因此，可知關於斷開耐壓，藉由調整閘極重疊量GF，即使於本實施形態中亦可獲得與比較例同等以上之斷開耐壓。
又，可知本實施形態之圖12之構成(圖中白色三角形)係成為與圖13之比較例(圖中白色圓圈)大致相同程度之斷開耐壓。又，可知若調整閘極重疊量GF，則即使於本實施形態中亦可獲得比較例以上之斷開耐壓。
接著，對獲得圖14~圖16所示之接通耐壓(Bvon)、接通電阻(Rsp)及斷開耐壓(Bvoff)結果之理由，使用圖12、圖13及圖17進行探討。
於圖12及圖13所示之本實施形態之構成中耐壓提高之理由係與實施形態1中說明之理由相同。即，認為由於圖12及圖13所示之本實施形態中於凹部CP1與凹部CP2之間有基板凸部CV(活性區域AA)，故空乏層難以延伸至n+汲極區域DR側之部分，為接通耐壓較比較例更 提高者。此亦可自圖17所示之電位而了解。
參照圖17，由於本實施形態中於凹部CP1與凹部CP2之間有基板凸部CV(活性區域AA)，故電位之等高線進入至該基板凸部CV(活性區域AA)內。藉此，於圖17之本實施形態中，電位等高線比圖7之比較例更靠近n+汲極區域DR側。因此，認為與圖7之比較例比較，圖17之本實施形態中圖中顯示40V電位之虛線靠近n+汲極區域DR側，且因凹部PC1與凹部CP2之間之基板凸部CV(活性區域AA)緩和電場故而接通耐壓提高者。
又，與實施形態1相同，認為如圖12、圖13所示之本實施形態般，藉由將基板凸部CV(活性區域AA)設於凹部CP1與凹部CP2之間，因使電流流動區域擴大基板凸部CV(活性區域AA)之部分故而接通電阻降低者。
又，關於斷開耐壓，於圖12、圖13所示之本實施形態中，形成於基板凸部CV(活性區域AA)表面之p型雜質區域AR與n型漂移區域DRI之間構成有pn接合。因此，認為n+汲極區域DR側之電場獲得緩和，故斷開耐壓於不變更閘極重疊量GF下，亦可獲得與圖3所示之比較例相近之耐壓。
接著，對本實施形態之俯視時平面構造之變化例使用圖18~圖22進行說明。
參照圖18，於俯視時，表面形成有p型雜質區域AR之基板凸部CV(活性區域AA)亦可包圍n+汲極區域DR及凹部CP2之周圍整周。於此構成之中，表面形成有p型雜質區域AR之基板凸部CV(活性區域AA)係於俯視時具有例如矩形之框形狀。
參照圖19及圖20，俯視時基板凸部CV(活性區域AA)亦可不包圍n+汲極區域DR之周圍。於圖19及圖20之構成中，於俯視時基板凸部CV(活性區域AA)亦可具有以與n+汲極區域DR之長邊方向相同方向(圖 中上下方向)並行之方式延伸之直線形狀。於俯視時，直線形狀之基板凸部CV(活性區域AA)之長邊方向(圖中上下方向)之長度係可如圖19所示較n+汲極區域DR之長邊方向之長度更長，或亦可如圖20所示較n+汲極區域DR之長邊方向之長度更短。
又，如圖21所示，亦可於俯視時沿著與n+汲極區域DR之長邊方向相同方向(圖中上下方向)間斷地配置複數個基板凸部CV(活性區域AA)。即，元件分離絕緣膜SI位於沿著n+汲極區域DR之長邊方向配置之複數個基板凸部CV(活性區域AA)各者之間。
又，如圖18~圖21所示，閘極電極層GE於俯視時亦可包圍汲極區域DR、基板凸部CV(活性區域AA)等周圍整周。於此構成中，閘極電極層GE於俯視時具有例如矩形之框形狀。
另一方面，如圖22所示，於俯視時閘極電極層GE亦可不包圍汲極區域DR、基板凸部CV(活性區域AA)等周圍整周。於此構成中，閘極電極層GE於俯視時亦可分割為以沿著與n+汲極區域DR之長邊方向相同方向(圖中上下方向)並行之方式形成之直線形狀之2個閘極電極部分。
又，表面形成有p型雜質區域AR之基板凸部CV(活性區域AA)於俯視時包圍n+汲極區域DR之周圍整周，且到達外周側之p型井區域WL。藉此，可將p型雜質區域AR之電位固定為GND位準。
另，圖19~圖22之沿著XII-XII線之剖面係與圖12之構成對應。又，圖21之沿著III-III線之剖面係與圖3之構成對應。
又，如圖23~圖26之俯視圖所示，於基板凸部CV(活性區域AA)之主表面中，可混合存在p型雜質區域AR(第2區域)與n型漂移區域DRI(第3區域)。如圖23所示，於俯視時，於包圍n+汲極區域DR之周圍整周之基板凸部CV(活性區域AA)之主表面，亦可形成有沿著長邊方向交替排列之p型雜質區域AR與n型漂移區域DRI。又，如圖24及圖 25所示，於俯視時以與n+汲極區域DR之長邊方向相同方向(圖中上下方向)並行之方式延伸之直線形狀之基板凸部CV(活性區域AA)之主表面，亦可形成有沿著長邊方向交替排列之p型雜質區域AR與n型漂移區域DRI。此外如圖26所示，於俯視時沿著與n+汲極區域DR之長邊方向相同方向(圖中上下方向)間斷地配置之複數個基板凸部CV(活性區域AA)中亦可交替地形成p型雜質區域AR與n型漂移區域DRI。
另，圖23~圖26之沿著II-II線之剖面係與圖2之構成對應，沿著XII-XII線之剖面與圖12之構成對應。
根據本實施形態，於如圖12及圖13所示之半導體基板SUB之主表面中，於凹部CP1與凹部CP2之間配置有基板凸部CV(活性區域AA)。因此，如圖14及圖15所示，與比較例(圖3)比較，可維持接通耐壓，且可降低接通電阻。
又，根據本實施形態，如圖12及圖13所示之於形成於基板凸部CV(活性區域AA)之p型雜質區域AR與n型漂移區域DRI之間構成有pn接合。藉此，因汲極側之電場獲得緩和，故而即使不調整閘極重疊量GF亦可獲得與比較例相同程度之關斷開壓，又，若調整閘極重疊量GF，則即使於本實施形態中亦可獲得比較例以上之斷開耐壓。
(實施形態3)
參照圖27及圖28，本實施形態之構成與圖2所示之實施形態1之構成比較，不同處在於凹部CP1與凹部CP2之間之基板凸部CV(活性區域AA)之表面(主表面)上介隔絕緣膜GI1形成有追加導電層GE1。此追加導電層GE1係藉由絕緣膜GI1與基板凸部CV(活性區域AA)電性絕緣。
追加導電層GE1亦可如圖27所示藉由與閘極電極層GE分離而與閘極電極層GE電性絕緣。圖27所示之追加導電層GE1之電位只要為浮動、GND、汲極電位、閘極電位中之任一者即可。
又，追加導電層GE1係亦可如圖28所示藉由與閘極電極層GE一體化而成為與閘極電極層GE電性連接之同電位(閘極電位)。
另，由於圖27及圖28所示之本實施形態之構成中除上述以外之構成大致與實施形態1之構成大致相同，故對相同要素標註相同符號，不重複其說明。
接著，對本實施形態之俯視時平面構成之變化例使用圖29~圖33進行說明。
參照圖29，此平面構造係具有於圖1之平面構造上追加與閘極電極層GE分離之追加導電層GE1之構造。此追加導電層GE1於俯視時，形成於基板凸部CV(活性區域AA)之整體上。追加導電層GE1係於俯視時包圍n+汲極區域DR之周圍整周，且具有例如矩形之框形狀。
參照圖30及圖31，該等平面構造具有於圖9及圖10之平面構造上追加與閘極電極層GE分離之追加導電層GE1之構成。此追加導電層GE1係於俯視時，形成於基板凸部CV(活性區域AA)之整體上。追加導電層GE1具有俯視時以與n+汲極區域DR之長邊方向相同方向(圖中上下方向)並行之方式延伸之直線形狀。於俯視時，直線形狀之追加導電層GE1之長邊方向(圖中上下方向)之長度可如圖30所示較n+汲極區域DR之長邊方向之長度更長，又，亦可如圖31所示較n+汲極區域DR之長邊方向之長度更短。
又，參照圖32及圖33，該等之平面構造具有於圖11之平面構造上追加與閘極電極層GE分離之追加導電層GE1之構成。此追加導電層GE1係於俯視時，形成於基板凸部CV(活性區域AA)之整體上。1個追加導電層GE1可配置於如圖23所示之俯視時配置於長邊方向(圖中上下方向)之複數個基板凸部CV(活性區域AA)整個上。又，複數個追加電極層GE1各者亦可個別地配置於如圖33所示之俯視時配置於長邊方向(圖中上下方向)之複數個基板凸部CV(活性區域AA)之各者上。
於如圖27之構成中，於追加導電層GE1之電位為GND時，斷開耐壓提高；於追加導電層GE1之電位為汲極電壓時，接通電阻、接通耐壓提高。又，於如圖27及圖28之構成中，於追加導電層GE1之電位為閘極電位時，接通電阻提高。
(實施形態4)
參照圖34，本實施形態之構成與圖2所示之實施形態1之構成比較，不同處在於凹部CP1與凹部CP2之間形成有複數個基板凸部CV1、CV2(活性區域AA1、AA2)。複數個基板凸部CV1、CV2(活性區域AA1、AA2)係例如2個基板凸部CV1、CV2(活性區域AA1、AA2)。2個基板凸部CV1、CV2(活性區域AA1、AA2)係藉由凹部CP3互相分離。另，於凹部CP3內，與凹部CP1、CP2同樣地，嵌入有元件分離絕緣膜SI。複數個基板凸部CV1、CV2(活性區域AA1、AA2)不限定於2個亦可為3個以上。
又，由於如圖34所示之本實施形態之構成中除上述以外之構成係與實施形態1之構成大致相同，故對相同要素標註相同符號，不重複其說明。
於如本實施形態之於凹部CP1與凹部CP2之間形成有複數個基板凸部CV1、CV2(活性區域AA1、AA2)之構成中，亦可期待與實施形態1同樣之效果。
(變化例1)
上述實施形態1~4中針對LDMOS電晶體進行說明，但於凹部CP1與凹部CP2之間形成有複數個基板凸部CV、CV1、CV2(活性區域AA、AA1、AA2)之構成係亦可應用於如圖35所示之IGBT(Insulated Gate Bipolar Transistor：絕緣閘雙極電晶體)。參照圖35，此IGBT與如圖2所示之LDMOS電晶體比較，不同處在於取代該電晶體之n+汲極區域DR而形成有p+集電極區域CR，及LDMOS電晶體之n+源極區域SR 係作為n+射極區域ER發揮功能該方面等不同。
另，由於如圖35所示之IGBT之構成中除上述以外之構成係與如圖2所示之LDMOS電晶體之構成大致相同，故對相同要素標註相同符號，不重複其說明。
(變化例2)
於上述實施形態1~4中針對LDMOS電晶體進行說明，但於凹部CP1與凹部CP2之間形成有基板凸部CV、CV1、CV2(活性區域AA、AA1、AA2)之構成亦可應用於如圖36所示橫型雙方向電晶體。參照圖36，此橫型雙方向電晶體主要具有一對n型井區域DRI，其形成於半導體基板SUB之主表面；p型井區域WL，其形成於該一對n型井區域DRI之間；一對源極/汲極區域用之雜質區域IP；閘極絕緣膜GI；及閘極電極層GE。
於半導體基板SUB之內部，形成有n型嵌入層BL。於半導體基板SUB內n型嵌入層BL之主表面側中，以構成n型嵌入層與pn接合之方式形成有p-磊晶區域EP。
於半導體基板SUB內p-磊晶區域EP之主表面側，形成有一對n型井區域DRI與p型井區域WL。此n型井區域DRI構成與p-磊晶區域EP2之間沿著主表面方向延伸之pn接合。p型井區域WL係位於一對n型井區域DRI之間，且以連接於p-磊晶區域EP之方式形成，具有較p-磊晶區域更高之p型雜質濃度。
於半導體基板SUB之主表面形成有具有例如STI構造之元件分離構造。此STI構造之元件分離構造具有凹部CP1、CP2、CP、及元件分離絕緣膜SI。凹部CP1、CP2、CP各者形成於半導體基板SUB之主表面。元件分離絕緣膜SI係以嵌入於凹部CP1、CP2、CP各者內部之方式而形成。
凹部CP1(第1凹部)、凹部CP2(第2凹部)及凹部CP係形成於n型井 區域DRI內之主表面，且形成為較n型井區域DRI更淺。
一對源極/汲極區域用之雜質區域IP各形成於夾於凹部CP2與凹部CP間之半導體基板SUB之主表面，且具有較n型漂移區域DRI更高之n型雜質濃度。
閘極電極層GE介隔閘極絕緣膜GI形成於夾於一對n型井區域DRI間之p型井區域WL上。此閘極電極層GE之一部分擱置於嵌入凹部CP1內之元件分離絕緣膜SI上。於半導體基板SUB之主表面上形成有與一對源極/汲極區域用之雜質區域IP各者電性連接之成為電極之導電層CL。
於上述構成中，半導體基板SUB之主表面中，於凹部CP1與凹部CP2之間配置有基板凸部CV。於此基板凸部CV上未形成元件分離絕緣膜SI，故基板凸部CV之主表面成為活性區域AA。即，凹部CP1與凹部CP2係藉由活性區域AA於主表面中分離。於本實施形態中，於此活性區域AA之主表面上形成有n型井區域DRI。又，於本實施形態中，閘極電極層GE並未延伸至活性區域AA上。
於上述橫型雙方向電晶體中，亦可獲得與實施形態1~4同樣之作用效果。
(變化例3)
於上述中針對作為元件分離構造之STI構造進行說明，如圖37所示元件分離絕緣膜SI亦可為藉由LOCOS(LOCal Oxidation of Silicon：矽局部氧化)法形成之矽氧化膜。
另，由於如圖37所示之構造中除上述以外之構造係與圖2所示之構成大致相同，故對相同要素標註相同符號，不重複其說明。
即使於使用LOCOS法形成之矽氧化膜作為元件分離構造時，亦可獲得與實施形態1~4同樣之作用效果。
(變化例4)
於上述中對於基板凸部CV上未形成元件分離絕緣膜SI而成為活性區域AA之構成進行說明，亦可如圖38所示於基板凸部CV上形成元件分離絕緣膜SI。具體而言，形成於基板凸部CV上之凹部CP4係形成為較凹部CP1、CP2更淺，藉此，於凹部CP1與凹部CP2之間形成基板凸部CV。
另，由於如圖38所示之構成中除上述以外之構造係與圖2所示之構成大致相同，故對相同要素標註相同符號，不重複其說明。
接著，對如圖38所示之變化例之構成中使凹部CP4之深度D變化時之接通耐壓(Bvon)、接通電阻(Rsp)及斷開耐壓(Bvoff)之調查結果，使用圖39~圖41進行說明。
如圖39~圖41所示之模擬係將本實施形態之STI寬度(圖2)及比較例之STI寬度(圖3)各者設為1.7μm，將閘極重疊量GF設為0.7μm，且將凹部CP1、CP2之深度設為0.3μm而進行。因此，於圖39~圖41各者中凹部CP4之深度D為0.3μm之狀態係指圖3(比較例)之狀態，又，凹部CP4之深度D為0μm之狀態係指圖2(實施形態1)之狀態。
參照圖39~圖41，可知於基板凸部CV上形成凹部CP4，且將元件分離絕緣膜SI嵌入於該凹部CP4時，亦與圖2所示之於基板凸部CV上無凹部CP4之構成(深度D為0μm)同樣地，可較比較例(深度D為0.3μm)更提高接通耐壓，且降低接通電阻。又，可知若凹部CP4之深度D為0.15μm以下，則可獲得與圖2所示之構成(深度D為0μm)大致相同之接通耐壓及接通電阻。
因此如圖38所示，於基板凸部CV上形成有元件分離絕緣膜SI之構成中，亦與圖2所示之構成(深度D為0μm)同樣地，可較比較例(深度D為0.3μm)更提高接通耐壓、且降低接通電阻。
(其他)
於上述實施形態及變化例中，針對n型LDMOS電晶體、n型雙方 向電晶體、及具有n+射極區域之IGBT進行說明，但上述實施形態之構成係亦可同樣地應用於p型LDMOS電晶體、p型雙方向電晶體、及具有p+射極區域之IGBT。
又，可適當組合上述實施形態及變化例。
以上，雖對藉由本發明人完成之發明基於實施形態進行具體說明，但本發明係並非限定於上述實施形態者，當然可於未脫離其要旨範圍進行各種變更。

Claims (10)

  1. 一種半導體裝置，其包含：半導體基板，其包含主表面，且於上述主表面包含第1凹部及第2凹部；元件分離絕緣膜，其形成於上述第1凹部內及上述第2凹部內各者；及一對雜質區域，其係成為於上述主表面上以隔著上述第1凹部及上述第2凹部之方式形成之一對源極/汲極區域及一對射極/集電極區域之中任一者；上述一對雜質區域之一區域係第1導電型，且該半導體裝置更包含：第2導電型之第1區域，其係成為形成於上述一區域與上述第1凹部之間之上述主表面之通道形成區域；及閘極電極層，其係介隔閘極絕緣膜而形成於上述第1區域上，且至少延伸於上述第1凹部內之上述元件分離絕緣膜上；上述第1凹部及上述第2凹部係以隔著較上述第1凹部及上述第2凹部各者之底面更突出於上述主表面側之基板凸部而互相鄰接之方式而配置。
  2. 如請求項1之半導體裝置，其中於俯視時，上述第2凹部與形成於上述第2凹部內之上述元件分離絕緣膜係形成為包圍(surround)上述一對雜質區域之另一區域之周圍(outer perimeter)整體；且於俯視時，上述基板凸部係形成為包圍上述第2凹部之周圍整體。
  3. 如請求項1或2之半導體裝置，其中 上述基板凸部係夾於上述第1凹部及上述第2凹部之間之活性區域，上述活性區域之上述主表面具有較上述一區域之上述主表面中之第1導電型之雜質濃度更低之第1導電型之雜質濃度。
  4. 如請求項1或2之半導體裝置，其中上述基板凸部係夾於上述第1凹部及上述第2凹部之間之活性區域；且該半導體裝置更包含：第2導電型之第2區域，其係形成於上述活性區域之上述主表面。
  5. 如請求項4之半導體裝置，其中上述第2區域係形成為較上述第1凹部及上述第2凹部更淺。
  6. 如請求項4之半導體裝置，其中上述第2區域係形成為較上述第1凹部及上述第2凹部更深。
  7. 如請求項1或2之半導體裝置，其中上述基板凸部係夾於上述第1凹部及上述第2凹部之間之活性區域；且該半導體裝置更包含：第2導電型之第2區域，其形成於上述活性區域之上述主表面；第1導電型之第3區域，其形成於上述活性區域之上述主表面，且與上述第2區域鄰接。
  8. 如請求項1或2之半導體裝置，其中上述基板凸部係夾於上述第1凹部及上述第2凹部之間之活性區域；且該半導體裝置更包含：導電層，其係介隔絕緣膜而形成於上述活性區域上。
  9. 如請求項8之半導體裝置，其中上述導電層係與上述閘極電極層分離而形成。
  10. 如請求項8之半導體裝置，其中上述導電層係以與上述閘極電極層為一體之方式而形成。
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