KR20140029027A - 반도체 장치 - Google Patents

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Abstract

본 기술은 고전압용 반도체 장치가 요구하는 항복전압 특성 및 온저항 특성을 동시에 확보할 수 있는 반도체 장치를 제공하기 위한 것으로, 기판상의 게이트; 상기 게이트 일측 상기 기판에 형성된 소스영역; 상기 게이트 타측 상기 기판에 형성된 드레인영역; 및 상기 소스영역과 상기 드레인영역 사이의 상기 게이트 아래 상기 기판에 형성된 복수의 소자분리막을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 고전압용 모스 트랜지스터에 관한 것이다.
고전압용 모스 트랜지스터인 수평형 디모스 트랜지스터(Laterally Double diffused MOS, LDMOS)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력이득이 크고, 구동회로가 매우 간단하다는 장점이 있다. 또한, 유니폴라(unipolar) 장치이기 때문에 턴-오프(turn-off)시 소수 캐리어에 의한 축적 또는 재결함에 의해 발생되는 지연시간으로부터 자유로운 장점이 있다. 이로 인해, 구동 IC(Integrated Circuit), 전력 변환기, 모터 컨트롤러 및 자동차용 전원장치를 포함한 다양한 전력장치에 넓게 이용되고 있다.
도 1은 종래기술에 따른 수평형 디모스 트랜지스터를 도시한 단면도이다. 여기서는, 기판상에 두 개의 N채널을 갖는 수평형 디모스 트랜지스터가 벌크픽업영역을 기준으로 좌우대칭구조로 배치된 경우를 예시하였다.
도 1을 참조하여 종래기술에 따른 수평형 디모스 트랜지스터를 살펴보면, P형 기판(11)에 형성된 N형 딥웰(deep well, 12), 딥웰(12) 내에 형성된 N웰(14)과 P웰(16), P웰(16)에 형성된 N형 소스영역(17)과 P형 벌크픽업영역(18), N웰(14)에 형성된 N형 드레인영역(15), 소스영역(17)과 드레인영역(15) 사이의 기판(11) 상에 형성된 게이트전극(20) 및 게이트전극(20)과 기판(11) 사이에 개재된 절연층(21)으로 구성되어 있다. 이때, 절연층(21)은 게이트절연막(19)과 필드산화막(13)을 포함하고 있다.
고전압용 모스 트랜지스터를 설계함에 있어서, 높은 항복전압(Breakdown Volatage, BV)을 유지하면서 온저항(Specific On Resistance, Rsp)을 최소화시키는 것이 근본적으로 요구된다는 사실은 잘 알려져 있다.
종래기술에서는 항복전압(BV)을 향상시키기 위해 드리프트영역(Drift region, D)에 대응하는 불순물영역 예컨대, 딥웰(12)의 불순물 도핑농도를 감소시키는 방법, 필드산화막(13)의 길이를 증가시켜 전체적으로 드리프트영역(D)의 길이를 증가시키는 방법, 또는 드리프트영역(D)에 대응하는 N형 딥웰(12)에 P형 불순물층을 삽입하는 방법을 사용하였다. 참고로, 게이트전극(20)과 P웰(16)이 중첩되는 영역이 채널영역(Channel region, C)으로 작용하고, 채널영역(C) 끝단으로부터 드레인영역(15)까지를 드리프트영역(D)이라 한다.
그러나, 상술한 방법들은 필연적으로 온저항(Rsp)의 증가를 수반하기 때문에 수평형 디모스 트랜지스터의 온전류(On current)가 감소하는 문제점을 유발한다. 반대로, 온저항(Rsp)을 감소시키기 위해서 드리프트영역(D)에 대응하는 불순물영역의 불순물 도핑농도를 증가시키거나, 또는 드리프트영역(D)의 길이를 감소시키면, 항복전압(BV) 특성이 열화되는 문제점이 발생한다.
이처럼, 항복전압(BV) 특성과 온저항(Rsp) 특성은 트레이트오프(Trade-off) 관계를 갖기 때문에 고전압 모스 트랜지스터가 요구하는 항복전압(BV) 특성 및 온저항(Rsp) 특성을 동시에 확보할 수 있는 방법이 절실히 요구된다.
본 발명의 실시예는 고전압용 반도체 장치가 요구하는 항복전압 특성 및 온저항 특성을 동시에 확보할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 기판상의 게이트; 상기 게이트 일측 상기 기판에 형성된 소스영역; 상기 게이트 타측 상기 기판에 형성된 드레인영역; 및 상기 소스영역과 상기 드레인영역 사이의 상기 게이트 아래 상기 기판에 형성된 복수의 소자분리막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기판에 형성된 제2도전형의 딥웰; 상기 딥웰에 형성된 제1도전형의 웰; 상기 기판상에 형성되어 상기 웰과 일부 중첩되는 게이트; 상기 게이트 일측 상기 웰에 형성된 제2도전형의 소스영역; 상기 게이트 타측 상기 딥웰에 형성된 제2도전형의 드레인영역; 및 상기 게이트 아래 상기 딥웰에 형성된 복수의 소자분리막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제1도전형의 기판; 상기 기판에 형성된 제1도전형의 웰과 제2도전형의 제2웰; 상기 기판상에 형성되어 상기 제1웰 및 상기 제2웰과 중첩되는 게이트; 상기 게이트 일측 상기 제1웰에 형성된 제2도전형의 소스영역; 상기 게이트 타측 상기 제2웰에 형성된 제2도전형의 드레인영역; 및 기 게이트 아래 상기 제2웰에 형성된 복수의 소자분리막을 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 소스영역 및 드레인영역 사이의 게이트 아래에 복수의 소자분리막을 형성함으로써, 항복전압 특성을 향상시킴과 동시에 온저항 특성을 향상시킬 수 있는 효과가 있다.
도 1은 종래기술에 따른 수평형 디모스 트랜지스터를 도시한 단면도.
도 2는 본 발명의 제1실시예에 따른 수평형 디모스 트랜지스터를 도시한 단면도.
도 3은 본 발명의 제2실시예에 따른 수평형 디모스 트랜지스터를 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 수평형 디모스 트랜지스터 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 후술할 본 발명의 실시예들에서는 고전압용 모스 트랜지스터가 요구하는 항복전압(Breakdown Volatage, BV) 특성 및 온저항(Specific On Resistance, Rsp) 특성을 동시에 확보할 수 있는 반도체 장치를 제공한다. 이를 위한, 본 발명의 반도체 장치는 종래 게이트전극과 중첩되는 하나의 소자분리막을 복수개로 분할하여 게이트전극과 드레인영역 사이의 전계(E-field)를 완화시켜 항복전압을 증가시킴과 동시에 복수의 소자분리막 사이에 축적층(Accumulation layer)을 유도하여 온저항(Rsp)을 감소시키는 것을 기술요지로 한다.
이하에서는, N채널을 갖는 수평형 디모스 트랜지스터(Lateral Double diffused MOS, LDMOS)에 본 발명의 기술요지를 적용한 경우를 예시하여 설명하기로 한다. 따라서, 이하의 설명에서 제1도전형은 P형이고, 제2도전형은 N형이다. 물론, P채널을 갖는 수평형 디모스 트랜지스터에도 본 발명의 기술요지를 동일하게 적용할 수 있으며, 이 경우에 제1도전형은 N형이고, 제2도전형은 P형이다.
도 2는 본 발명의 제1실시예에 따른 수평형 디모스 트랜지스터를 도시한 단면도이다. 여기서는, 기판상에 두 개의 N채널을 갖는 수평형 디모스 트랜지스터가 벌크픽업영역을 기준으로 좌우대칭구조로 배치된 경우를 예시하였다.
도 2에 도시된 바와 같이, 본 발명의 제1실시예에 따른 수평형 디모스 트랜지스터는 기판(101)에 형성된 제2도전형의 딥웰(Deep Well, 103)과 제2도전형의 매몰불순물층(102), 딥웰(103)에 형성된 제1도전형의 제1웰(104), 제1웰(104)에 형성된 제2도전형의 소스영역(109)과 제1도전형의 벌크픽업영역(110), 딥웰(103)에 형성된 제2도전형의 제2웰(105), 제2웰(105)에 형성된 제2도전형의 드레인영역(111), 기판(101)상에 형성된 게이트(G) 및 게이트(G) 아래 딥웰(103)에 형성된 복수의 소자분리막(112, 113)을 포함한다. 여기서, 제1웰(104)과 게이트(G)가 중첩되는 영역이 채널영역(Channel region, C)으로 작용하고, 게이트(G) 아래 제1웰(104)과 딥웰(103)이 접하는 경계면에서 드레인영역(111)까지를 드리프트영역(Drift region, D)이라 한다.
기판(101)은 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다. 따라서, 기판(101)은 벌크 실리콘기판 또는 지지기판, 매몰절연층 및 에피택셜층(예컨대, 에피택셜실리콘층)이 순차적으로 적층된 구조의 SOI(Silicon On Insulator) 기판일 수 있다. 그리고, 기판(101)은 불순물이 도핑되지 않은 언도프드(Undoped) 기판(101)이거나, 제1도전형의 불순물이 도핑된 도프드(Doped) 기판(101)일 수 있다.
딥웰(103)은 제1웰(104), 제2웰(105) 및 매몰불순물층(102)의 불순물 도핑농도보다 작은 불순물 도핑농도를 가질 수 있다. 이는, 항복전압 특성을 향상시키기 위함이다. 따라서, 온저항 특성이 열화되지 않는 측면에서 딥웰(103)의 불순물 도핑농도를 감소시킬수록 항복전압 특성을 향상시킬 수 있다.
매몰불순물층(102)은 딥웰(103)의 하부에 위치하며, 동작간 수직방향으로 제1웰(104) 및 제2웰(105)로부터 과도한 공핍영역 확장을 방지하여 항복전압 특성을 향상시키는 역할을 수행한다. 이를 위해, 매몰불순물층(102)의 불순물 도핑농도는 딥웰(103), 제1웰(104) 및 제2웰(105)의 불순물 도핑농도보다 클 수 있다.
제1웰(104)과 제2웰(105)은 수평방향으로 소정 간격 이격되어 위치한다. 이때, 제1웰(104)과 제2웰(105) 사이의 간격은 드리프드영역(D)의 길이에 대응할 수 있다. 제1웰(104) 및 제2웰(105)의 불순물 도핑농도는 딥웰(103)의 불순물 도핑농도보다 클 수 있다.
기판(101)상에 형성된 게이트(G)는 게이트절연막(106)과 게이트전극(107)이 적층된 적층구조일 수 있다. 게이트절연막(106)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층막일 수 있다. 게이트절연막(106)의 두께는 동작전압에 따라 조절할 수 있다. 게이트전극(107)은 실리콘막, 실리콘저마늄막등을 포함하는 반도체막 및/또는 금속막, 금속산화막, 금속질화막, 금속실리사이드막등을 포함하는 금속성막을 포함할 수 있다. 그리고, 게이트(G) 측벽에는 스페이서(108)가 형성되어 있다. 스페이서는 절연막을 포함한다.
게이트(G) 일측 측벽에 정렬되어 제1웰(104)에 제2도전형의 소스영역(109)이 형성되어 있고, 제1웰(104)의 소스영역(109) 사이에 제1도전형의 벌크픽업영역(110)이 형성되어 있다. 소스영역(109)은 LDD(Lightly Doped Drain) 구조를 가질 수 있으며, 벌크픽업영역(110)은 제1웰(104)보다 큰 불순물 도핑농도를 가질 수 있다.
게이트(G) 타측 끝단으로부터 소정 간격 이격되어 제2도전형의 드레인영역(111)이 형성되어 있으며, 드레인영역(111)은 제2웰(105)에 형성되어 있다. 드레인영역(111)의 불순물 도핑농도는 제2웰(105)의 불순물 도핑농도보다 클 수 있다.
게이트(G) 아래 딥웰(103)에는 복수의 소자분리막(112, 113)이 형성되어 있다. 소자분리막(112, 113)은 STI(Shalloe Trench Isolation)를 포함할 수 있다. STI는 종래기술에서 LOCOS(Local Oxidation of Silicon)를 통해 형성된 필드산화막 대비 깊이, 선폭 및 간격을 용이하게 제어할 수 있다는 장점이 있다. 따라서, STI는 LOCOS를 통해 형성된 필드산화막 대비 제한된 공간에 복수의 소자분리막(112, 113)을 보다 효과적으로 형성할 수 있다.
복수의 소자분리막(112, 113) 예컨대, 제1소자분리막(112) 및 제2소자분리막(113)은 수평방향으로 소정 간격 이격되어 복수개가 배치될 수 있으며, 복수의 소자분리막(112, 113) 중 드레인영역(111)측으로 가장가지(또는 최외각)에 배치된 제1소자분리막(112)은 드레인영역(111)에 접하도록 형성된다. 따라서, 드레인영역(111)에 접하도록 형성되는 제1소자분리막(112)은 게이트(G) 일부와 중첩되는 형태를 가질 수 있다. 이때, 드레인영역(111)에 접하도록 형성된 제1소자분리막(112)은 복수의 소자분리막(112, 113)에서 가장 큰 선폭 및 깊이를 갖도록 형성하는 것이 바람직하다. 이는 항복전압 특성을 향상시킴과 동시에 제1소자분리막(112)와 인접한 제2소자분리막(113) 사이의 딥웰(103) 상에 형성된 게이트절연막(106)이 설정된 항복전압을 견딜 수 있도록 전계를 분산시켜 주기 위함이다.
복수의 소자분리막(111, 113)은 모두 동일한 선폭을 갖거나, 또는 드레인영역(111)에서 소스영역(109) 방향으로 점차 선폭이 감소할 수 있다. 구체적으로, 제1소자분리막(112) 및 제2소자분리막(113)은 각각 제1선폭(CD1)과 제2선폭(CD2)을 갖고, 제1선폭(CD1)과 제2선폭(CD2)은 서로 동일하거나, 또는 제2선폭(CD2)이 제1선폭(CD1)보다 작을 수 있다.
복수의 소자분리막(112, 113)은 기판(101) 표면을 기준으로 소스영역(109)/드레인영역(111)의 깊이보다 큰 깊이를 가질 수 있고, 제1웰(104) 및 제2웰(105)보다는 작은 깊이를 가질 수 있다. 그리고, 복수의 소자분리막(112, 113)은 모두 서로 동일한 깊이를 갖거나, 또는 드레인영역(111)에서 소스영역(109) 방향으로 점차 깊이가 감소할 수 있다. 구체적으로, 제1소자분리막(112) 및 제2소자분리막(113)은 각각 제1깊이(D1)과 제2깊이(D2)을 갖고, 제1깊이(D1)와 제2깊이(D2)는 서로 동일하거나, 또는 제2깊이(D2)가 제1깊이(D1)보다 작을 수 있다.
상술한 본 발명의 제1실시예에 따르면, 게이트(G) 아래 딥웰(103)에 형성된 복수의 소자분리막(112, 113)을 구비함으로써, 항복전압 특성과 온저항 특성을 동시에 향상시킬 수 있다.
이하, 본 발명이 복수의 소자분리막(112, 113)을 구비함으로써, 항복전압 특성 및 온저항 특성을 동시에 향상시킬 수 있는 원리에 대하여 구체적으로 설명하기로 한다.
먼저, 드레인영역(111)에 고전압을 인가하고, 게이트(G)에는 접지전압을 인가한 상태에서 드레인영역(111)과 소스영역(109) 사이에서 측정된 전압이 항복전압이다. 드레인영역(111)에 인가된 고전압에 의하여 드레인영역(111)으로부터 공핍영역(Depletion region)이 확장되면서 전계(E-field)가 증가하게 된다. 종래에는 드레인영역(111)과 소스영역(109) 사이에 하나의 필드산화막(또는 소자분리막)이 형성되어 있어 발생된 전계가 드레인영역(111)에서 소스영역(109) 방향으로 집중됨에 따라 항복전압 특성이 열화되었다.
그러나, 본 발명은 복수의 소자분리막(112, 113) 사이의 딥웰(103) 상에 형성된 게이트(G)에 의하여 드레인영역(111)과 게이트(G) 사이에도 전계가 형성되고, 드레인영역(111)과 게이트(G) 사이에 발생된 전계가 드레인영역(111)으로부터 확장된 공핍영역에 의한 전계를 완화시킴으로써, 발생된 전계가 드레인영역(111)에서 소스영역(109) 방향으로 집중되는 것을 분산시켜 항복전압 특성을 향상시킬 수 있다.
따라서, 종래기술과 같이 드리프트영역(D)에 대응하는 불순물영역 예컨대, 딥웰(103)의 불순물 도핑농도를 감소시키지 않고도 항복전압 특성을 향상시킬 수 있기 때문에 딥웰(103)의 불순물 도핑농도 감소에 기인한 온저항 특성 열화를 방지할 수 있다. 또한, 필드산화막(또는, 소자분리막)의 길이를 증가시키는 방법으로 드리프트영역(D)의 길이를 증가시키지 않고도 항복전압 특성을 향상시킬 수 있기 때문에 드리프트영역(D)의 길이가 증가함에 따른 전류패스(current path) 증가를 방지하여 온저항 특성 열화를 방지할 수 있다. 또한, 드리프트영역(D)에 대응하는 불순물영역 예컨대, 딥웰(103)에 서로 다른 도전형을 갖는 불순물층을 삽입하지 않고도 항복전압 특성을 향상시킬 수 있기 때문에 불순물층의 삽입에 따른 공정스탭 증가를 방지하고, 서로 다른 도전형을 갖는 딥웰(103)과 불순물층 사이의 전위장벽에 기인한 온저항 특성 열화를 방지할 수 있다.
다음으로, 게이트(G)에 바이어스를 인가하면, 게이트(G)와 중첩되는 제1웰(104)의 표면에는 반전층(Inversion layer)에 의한 채널이 형성되고, 게이트(G)와 중첩되는 딥웰(103)의 표면 및 복수의 소자분리막(112, 113) 표면에는 축적층(Accumulation layer)이 형성된다. 이때, 반전층 및 축적층이 소스영역(109)과 드레인영역(111) 사이의 전류패스로 작용한다.
종래기술에서는 드레인영역(111)과 소스영역(109) 사이의 축적층에 의한 전류패스가 필드산화막 저면을 따라 평면구조로 형성되나, 본 발명은 복수의 소자분리막(112, 113)을 구비하기 때문에 축적층에 의한 전류패스가 넓어지는 효과를 발휘한다. 구체적으로, 복수의 소자분리막(112, 113) 사이의 딥웰(103)이 게이트절연막(106)과 접하는 구조를 갖기 때문에 게이트(G) 아래 복수의 소자분리막(112, 113) 표면에 형성되는 축적층보다 더 큰 전도성을 갖는 축적층이 복수의 소자분리막(112, 113) 사이에 형성되면서 축적층에 의한 전류패스가 넓어지는 효과를 발휘한다. 이를 통해, 드레인영역(111)과 소스영역(109) 사이의 전류전달 특성이 향상되면서 온저항은 감소하는 효과를 발휘한다.
결과적으로, 본 발명은 드레인영역(111)과 소스영역(109) 사이에서 게이트(G) 아래 딥웰(103)에 형성된 복수의 소자분리막(112, 113)을 구비함으로써, 종래 온저항의 증가를 필연적으로 수반하는 방법들을 사용하지 않고도 항복전압 특성을 향상시킬 수 있다. 이와 동시에, 복수의 소자분리막(112, 113)에 의하여 전류패스를 넓힘으로써, 온저항 특성도 향상시킬 수 있다.
도 3은 본 발명의 제2실시예에 따른 수평형 디모스 트랜지스터를 도시한 단면도이다. 여기서는, 기판상에 두 개의 N채널을 갖는 수평형 디모스 트랜지스터가 벌크픽업영역을 기준으로 좌우대칭구조로 배치된 경우를 예시하였다.
도 3에 도시된 바와 같이, 본 발명의 제2실시예에 따른 수평형 디모스 트랜지스터는 제1도전형의 기판(201) 내부에 형성된 매몰불순물층(202), 기판(201)에 형성된 제1도전형의 제1웰(204), 제1웰(204)에 형성된 제2도전형의 소스영역(209)과 제1도전형의 벌크픽업영역(210), 기판(201) 형성된 제2도전형의 제2웰(205), 제2웰(205)에 형성된 제2도전형의 드레인영역(211), 기판(201)상에 형성된 게이트(G) 및 게이트(G) 아래 제2웰(205)에 형성된 복수의 소자분리막(212, 213)을 포함한다. 여기서, 제1웰(204)과 게이트(G)가 중첩되는 영역이 채널영역(Channel region, C)으로 작용하고, 게이트(G) 아래 제1웰(204)의 측벽에서 드레인영역(211)까지를 드리프트영역(Drift region, D)이라 한다.
기판(201)은 단결정 실리콘을 포함할 수 있다. 따라서, 기판(201)은 벌크 실리콘기판 또는 지지기판, 매몰절연층 및 에피택셜층(예컨대, 에피택셜실리콘층)이 순차적으로 적층된 구조의 SOI(Silicon On Insulator) 기판일 수 있다.
매몰불순물층(202)은 기판(201) 내부에 위치하며, 동작간 수직방향으로 제1웰(204) 및 제2웰(205)로부터 과도한 공핍영역 확장을 방지하여 항복전압 특성을 향상시키는 역할을 수행한다.
제1웰(204)과 제2웰(205)은 수평방향으로 소정 간격 이격되어 배치되거나, 서로 마주보는 제1웰(204)의 측벽과 제2웰(205)의 측벽이 서로 접하도록 배치될 수도 있다. 수평방향으로 제1웰(204)과 제2웰(205)이 소정 간격 이격되도록 형성하는 경우에는 항복전압 특성을 향상시킬 수 있고, 제1웰(204)과 제2웰(205)이 서로 접하도록 형성하는 경우에는 온저항 특성을 향상시킬 수 있다.
기판(201)상에 형성된 게이트(G)는 게이트절연막(206)과 게이트전극(207)이 적층된 적층구조일 수 있다. 게이트절연막(206)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층막일 수 있다. 게이트절연막(206)의 두께는 동작전압에 따라 조절할 수 있다. 게이트전극(207)은 실리콘막, 실리콘저마늄막등을 포함하는 반도체막 및/또는 금속막, 금속산화막, 금속질화막, 금속실리사이드막등을 포함하는 금속성막을 포함할 수 있다. 그리고, 게이트(G) 측벽에는 스페이서(208)가 형성되어 있다. 스페이서(208)는 절연막을 포함한다.
게이트(G) 일측 측벽에 정렬되어 제1웰(204)에 제2도전형의 소스영역(209)이 형성되어 있고, 제1웰(204)의 소스영역(209) 사이에 제1도전형의 벌크픽업영역(210)이 형성되어 있다. 채널영역(C)에 접하는 소스영역(209)은 LDD(Lightly Doped Drain) 구조를 가질 수 있으며, 벌크픽업영역(210)은 제1웰(204)보다 큰 불순물 도핑농도를 가질 수 있다.
게이트(G) 타측 끝단으로부터 소정 간격 이격되어 제2도전형의 드레인영역(211)이 형성되어 있으며, 드레인영역(211)은 제2웰(205)에 형성되어 있다. 드레인영역(211)의 불순물 도핑농도는 제2웰(205)의 불순물 도핑농도보다 클 수 있다.
게이트(G) 아래 제2웰(205)에는 복수의 소자분리막(212, 213)이 형성되어 있다. 소자분리막(212, 213)은 STI(Shalloe Trench Isolation)를 포함할 수 있다. STI는 종래기술에서 LOCOS(Local Oxidation of Silicon)를 통해 형성된 필드산화막 대비 깊이, 선폭 및 간격을 용이하게 제어할 수 있다는 장점이 있다. 따라서, STI는 LOCOS를 통해 형성된 필드산화막 대비 제한된 공간에 복수의 소자분리막(212, 213)을 보다 효과적으로 형성할 수 있다.
복수의 소자분리막(212, 213) 예컨대, 제1소자분리막(212) 및 제2소자분리막(213)은 수평방향으로 소정 간격 이격되어 복수개가 배치될 수 있으며, 복수의 소자분리막(212, 213) 중 드레인영역(211)측으로 가장가지(또는 최외각)에 배치된 제1소자분리막(212)은 드레인영역(211)에 접하도록 형성된다. 따라서, 드레인영역(211)에 접하도록 형성되는 제1소자분리막(212)은 게이트(G) 일부와 중첩되는 형태를 가질 수 있다. 이때, 드레인영역(211)에 접하도록 형성된 제1소자분리막(212)은 복수의 소자분리막(212, 213)에서 가장 큰 선폭 및 깊이를 갖도록 형성하는 것이 바람직하다. 이는 항복전압 특성을 향상시킴과 동시에 제1소자분리막(212)와 인접한 제2소자분리막(213) 사이의 제2웰(205) 상에 형성된 게이트절연막(206)이 설정된 항복전압을 견딜 수 있도록 전계를 분산시켜 주기 위함이다.
복수의 소자분리막(211, 213)은 모두 동일한 선폭을 갖거나, 또는 드레인영역(211)에서 소스영역(209) 방향으로 점차 선폭이 감소할 수 있다. 구체적으로, 제1소자분리막(212) 및 제2소자분리막(213)은 각각 제1선폭(CD1)과 제2선폭(CD2)을 갖고, 제1선폭(CD1)과 제2선폭(CD2)은 서로 동일하거나, 또는 제2선폭(CD2)이 제1선폭(CD1)보다 작을 수 있다.
복수의 소자분리막(212, 213)은 기판(201) 표면을 기준으로 소스영역(209)/드레인영역(211)의 깊이보다 큰 깊이를 가질 수 있고, 제1웰(204) 및 제2웰(205)보다는 작은 깊이를 가질 수 있다. 그리고, 복수의 소자분리막(212, 213)은 모두 서로 동일한 깊이를 갖거나, 또는 드레인영역(211)에서 소스영역(209) 방향으로 점차 깊이가 감소할 수 있다. 구체적으로, 제1소자분리막(212) 및 제2소자분리막(213)은 각각 제1깊이(D1)과 제2깊이(D2)을 갖고, 제1깊이(D1)와 제2깊이(D2)는 서로 동일하거나, 또는 제2깊이(D2)가 제1깊이(D1)보다 작을 수 있다.
상술한 본 발명의 제2실시예에 따르면, 게이트(G) 아래 딥웰(203)에 형성된 복수의 소자분리막(212, 213)을 구비함으로써, 항복전압 특성과 온저항 특성을 동시에 향상시킬 수 있다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 수평형 디모스 트랜지스터 제조방법을 도시한 공정단면도이다. 여기서는, 도 2에 도시된 구조를 갖는 수평형 디모스 트랜지스터의 제조방법에 대한 일례를 설명하기로 한다.
도 4a에 도시된 바와 같이, 기판(31)을 준비한다. 기판(31)은 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다. 따라서, 기판(31)은 벌크 실리콘기판 또는 SOI(Silicon On Insulator) 기판을 사용할 수 있다. 기판(31)은 불순물이 도핑되지 않은 언도프드(Undoped) 기판(31)이거나, 제1도전형의 불순물이 도핑된 도프드(Doped) 기판(31)일 수 있다.
다음으로, 기판(31)에 제2도전형의 매몰불순물층(32) 및 제2도전형의 딥웰(33)을 순차적으로 형성한다. 딥웰(33) 하부에 매몰불순물층(32)이 위치하도록 형성할 수 있으며, 이온주입공정을 통해 형성할 수 있다. 매몰불순물층(32)은 딥웰(33)보다 높은 불순물 도핑농도를 갖도록 형성할 수 있으며, 이는 항복전압 특성을 향상시키기 위함이다.
도 4b에 도시된 바와 같이, 딥웰(33)에 제1도전형의 제1웰(34)을 형성한다. 제1웰(34)은 기판(31) 상에 수평형 디모스 트랜지스터의 소스영역, 벌크픽업영역 및 채널영역에 대응하는 영역을 오픈하는 마스크패턴(미도시)을 형성한 이후에 제1도전형의 불순물을 이온주입하고, 마스크패턴을 제거하는 일련의 공정을 통해 형성할 수 있다.
다음으로, 딥웰(33)에 제2도전형의 제2웰(35)을 형성한다. 제2웰(35)은 기판(31) 상에 수평형 디모스 트랜지스터의 드레인영역에 대응하는 영역을 오픈하는 마스크패턴(미도시)을 형성한 이후에 제2도전형의 불순물을 이온주입하고, 마스크패턴을 제거하는 일련의 공정과정을 통해 형성할 수 있다.
도 4c에 도시된 바와 같이, 기판(31)에 수평방향으로 소정 간격 이격된 복수의 소자분리막(36, 37)을 형성한다. 복수의 소자분리막(36, 37)은 제1웰(34) 및 제2웰(35)이 깊이보다 작은 깊이를 갖도록 형성할 수 있다. 복수의 소자분리막(36, 37)은 STI(Shallow Trench Isolation)로 형성할 수 있다. STI는 종래 LOCOS(Local Oxidation of Silicon) 공정으로 형성된 필드산화막 대비 깊이, 선폭 및 간격을 용이하게 제어할 수 있는 장점이 있다.
복수의 소자분리막(36, 37)은 수평형 디모스 트랜지스터의 드리프트영역에 대응하는 지역에 형성할 수 있다. 복수의 소자분리막(36, 37)은 모두 동일한 선폭을 갖거나, 제2웰(35)에서 제1웰(34) 방향으로 점차 선폭이 감소하도록 형성할 수 있다. 또한, 복수의 소자분리막(36, 37)은 모두 동일한 깊이를 갖거나, 또는 제2웰(35)에서 제1웰(34) 방향으로 점차 선폭이 감소하도록 형성할 수 있다.
도 4d에 도시된 바와 같이, 기판(31) 전면에 게이트절연막(38) 및 게이트도전막을 순차적으로 형성한 이후에 이들을 패터닝하여 게이트절연막(38) 및 게이트전극(39)이 적층된 구조의 게이트(G)를 형성한다.
게이트(G)는 일측 끝단이 제1웰(34) 일부와 중첩되고, 타측 끝단은 제2웰(35)과 소정 간격 이격되도록 형성하거나, 또는 타측 끝단이 제2웰(35) 일부와 중첩되도록 형성할 수 있다. 그리고, 게이트(G) 아래에 복수의 소자분리막(36, 37)이 위치하도록 형성한다.
다음으로, 게이트(G) 양측벽에 스페이서(40)를 형성한다.
도 4e에 도시된 바와 같이, 제1웰(34)에 제1도전형의 벌크픽업영역(41) 및 제2도전형의 소스영역(42)을 형성하고, 제2웰(35)에 제2도전형의 드레인영역(43)을 형성한다. 벌크픽업영역(41), 소스영역(42) 및 드레인영역(43)은 이온주입공정을 통해 형성할 수 있으며, 이들의 저면은 인접한 소자분리막의 저면보다 높게 형성할 수 있다.
이후, 공지된 CMOS 공정과 유사하게 층간절연막, 금속배선 등을 형성하여 장치를 완성한다.
상술한 본 발명의 실시예들에서는 '복수의 소자분리막'이 두 개의 소자분리막으로 구성된 경우를 예시하여 설명하였으나, 설정된 공간내에 설계 및 구현이 가능하다면, 둘 이상의 복수개도 가능하다.
또한, 상술한 본 발명의 실시예들에서는 본 발명의 기술요지를 수평형 디모스 트랜지스터에 적용한 경우를 예시하여 설명하였으나, 본 발명의 기술요지는 수평형 디모스 트랜지스터뿐만 아니라 EDMOS(Extended Drain MOS)와 같은 고전압 모스 트랜지스터를 포함하는 고전압용 반도체 장치에 모두 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 매몰불순물층
103 : 딥웰 104 : 제1웰
105 : 제2웰 106 : 게이트절연막
107 : 게이트전극 108 : 스페이서
109 : 소스영역 110 : 벌크픽업영역
111 : 드레인영역 112 : 제1소자분리막
113 : 제2소자분리막 G : 게이트
C : 채널영역 D : 드리프트영역

Claims (19)

  1. 기판상의 게이트;
    상기 게이트 일측 상기 기판에 형성된 소스영역;
    상기 게이트 타측 상기 기판에 형성된 드레인영역; 및
    상기 소스영역과 상기 드레인영역 사이의 상기 게이트 아래 상기 기판에 형성된 복수의 소자분리막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 소자분리막은,
    모두 동일한 선폭을 갖거나, 또는 상기 드레인영역에서 상기 소스영역 방향으로 점차 선폭이 감소하는 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 소자분리막은,
    모두 동일한 깊이를 갖거나, 또는 상기 드레인영역에서 상기 소스영역 방향으로 점차 깊이가 감소하는 반도체 장치.
  4. 제1항에 있어서,
    상기 복수의 소자분리막에서,
    상기 소스영역에서 상기 드레인영역 방향으로 최외각에 위치하는 소자분리막은 상기 드레인영역에 접하는 반도체 장치.
  5. 제4항에 있어서,
    상기 최외각에 위치하는 소자분리막은 상기 복수의 소자분리막에서 가장 큰 선폭 및 깊이를 갖는 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 소자분리막은 STI(Shallow Trench Isolation)를 포함하는 반도체 장치.
  7. 기판에 형성된 제2도전형의 딥웰;
    상기 딥웰에 형성된 제1도전형의 웰;
    상기 기판상에 형성되어 상기 웰과 일부 중첩되는 게이트;
    상기 게이트 일측 상기 웰에 형성된 제2도전형의 소스영역;
    상기 게이트 타측 상기 딥웰에 형성된 제2도전형의 드레인영역; 및
    상기 게이트 아래 상기 딥웰에 형성된 복수의 소자분리막
    을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 복수의 소자분리막은,
    모두 동일한 선폭을 갖거나, 또는 상기 드레인영역에서 상기 소스영역 방향으로 점차 선폭이 감소하는 반도체 장치.
  9. 제7항에 있어서,
    상기 복수의 소자분리막은,
    모두 동일한 깊이를 갖거나, 또는 상기 드레인영역에서 상기 소스영역 방향으로 점차 깊이가 감소하는 반도체 장치.
  10. 제7항에 있어서,
    상기 복수의 소자분리막에서,
    상기 소스영역에서 상기 드레인영역 방향으로 최외각에 위치하는 소자분리막은 상기 드레인영역에 접하는 반도체 장치.
  11. 제10항에 있어서,
    상기 최외각에 위치하는 소자분리막은 상기 복수의 소자분리막에서 가장 큰 선폭 및 깊이를 갖는 반도체 장치.
  12. 제7항에 있어서,
    상기 복수의 소자분리막은 STI(Shallow Trench Isolation)를 포함하는 반도체 장치.
  13. 제1도전형의 기판;
    상기 기판에 형성된 제1도전형의 웰과 제2도전형의 제2웰;
    상기 기판상에 형성되어 상기 제1웰 및 상기 제2웰과 중첩되는 게이트;
    상기 게이트 일측 상기 제1웰에 형성된 제2도전형의 소스영역;
    상기 게이트 타측 상기 제2웰에 형성된 제2도전형의 드레인영역; 및
    상기 게이트 아래 상기 제2웰에 형성된 복수의 소자분리막
    을 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 게이트 아래에서 서로 마주보는 상기 제1웰과 상기 제2웰은 소정 간격 이격되거나, 또는 서로 접하는 반도체 장치.
  15. 제13항에 있어서,
    상기 복수의 소자분리막은,
    모두 동일한 선폭을 갖거나, 또는 상기 드레인영역에서 상기 소스영역 방향으로 점차 선폭이 감소하는 반도체 장치.
  16. 제13항에 있어서,
    상기 복수의 소자분리막은,
    모두 동일한 깊이를 갖거나, 또는 상기 드레인영역에서 상기 소스영역 방향으로 점차 깊이가 감소하는 반도체 장치.
  17. 제13항에 있어서,
    상기 복수의 소자분리막에서,
    상기 소스영역에서 상기 드레인영역 방향으로 최외각에 위치하는 소자분리막은 상기 드레인영역에 접하는 반도체 장치.
  18. 제17항에 있어서,
    상기 최외각에 위치하는 소자분리막은 상기 복수의 소자분리막에서 가장 큰 선폭 및 깊이를 갖는 반도체 장치.
  19. 제13항에 있어서,
    상기 복수의 소자분리막은 STI(Shallow Trench Isolation)를 포함하는 반도체 장치.
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