KR20160061495A - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 고전압 트랜지스터에 관한 것이다. 본 발명에 따른 반도체 소자는 소스 영역에 배치된 매립 패턴들을 이용하여 채널 영역에 압축 스트레스를 인가할 수 있다. 이로써, 정공의 이동도가 증가되고, 온-저항은 감소될 수 있다. 즉, 항복전압을 비롯한 다른 전기적 특성에 영향을 미치지 않고 온-저항만을 선택적으로 감소시킬 수 있는 P형의 고전압 트랜지스터를 구현할 수 있다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 고전압 트랜지스터에 관한 것이다.
반도체 소자들은 기억 소자 및 논리 소자로 구분될 수 있다. 기억 소자는 데이터를 저장하는 소자이다. 논리 소자는 데이터를 연산 처리하거나 소정의 명령어들을 처리하는 기능을 수행할 수 있다.
반도체 소자들은 소형화, 다기능화 및/또는 고속화 특성으로 인하여, 전자 산업에서 중요한 요소로서 작용되고 있다. 따라서, 전자 산업이 발전할수록, 반도체 소자의 고집적화, 다기능화, 고속화, 재현성 및/또는 신뢰성에 대한 요구들이 점점 증가되고 있다. 하지만, 통상적으로, 상술한 요구 특성들은 서로 트레이오프(trade off)의 관계를 가질 수 있다. 이에 따라, 상술한 여러 요구 특성들을 동시에 충족시키는 것이 점점 어려워지고 있다. 예컨대, 반도체 소자들을 구성하는 반도체 패턴들의 선폭 및/또는 간격이 감소될수록, 반도체 소자들의 동작 속도를 증가시키는 것이 어려워질 수 있다. 또한, 반도체 패턴들의 선폭 및/또는 간격이 감소될수록, 반도체 소자의 신뢰성 및/또는 재현성을 확보하는 것이 어려워질 수 있다. 현재, 전자 산업은 고도로 발전되고 있다. 이로써, 반도체 소자의 여러 요구 특성을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 항복전압을 비롯한 다른 전기적 특성에 영향을 미치지 않고 온-저항만을 선택적으로 감소시킬 수 있는 고전압 트랜지스터를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자는, 기판; 상기 기판 상의 게이트 전극; 상기 기판 내의 상기 게이트 전극의 양측에 제1 도전형을 갖는 소스 영역 및 드레인 영역, 상기 소스 영역은 상기 기판 내의 제2 도전형을 갖는 웰 영역 내에 배치되고; 평면적 관점에서, 서로 이격되어 상기 소스 영역을 따라 배열된 복수개의 매립 패턴들; 및 상기 웰 영역 내에 배치된 상기 제2 도전형을 갖는 웰 콘택 영역을 포함할 수 있다. 이때, 상기 소스 영역과 상기 웰 콘택 영역은 등전위를 이룰 수 있다.
상기 매립 패턴들은, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역에 압축 스트레스를 인가할 수 있다.
평면적 관점에서, 각각의 상기 매립 패턴들의 측벽들은 상기 소스 영역에 의해 둘러싸일 수 있다.
상기 매립 패턴들은 상기 웰 영역 내에 섬 형상으로 제공될 수 있다.
상기 매립 패턴들의 바닥면은 상기 웰 영역의 바닥면보다 높을 수 있다.
상기 매립 패턴들은 상기 기판에 형성된 트렌치들 내에 채워진 실리콘 산화물을 포함할 수 있다.
상기 매립 패턴들은 상기 기판에 형성된 트렌치들 내에 채워진 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역은, 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 매립 패턴들은 상기 제1 방향을 따라 배열될 수 있다.
상기 매립 패턴들은 상기 게이트 전극과 수직적으로 중첩되지 않을 수 있다.
상기 반도체 소자는, 상기 기판과 상기 게이트 전극 사이의 게이트 절연막을 더 포함하고, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형일 수 있다.
상기 반도체 소자는, 상기 기판 내에, 상기 웰 영역과 상기 드레인 영역 사이의 상기 제1 도전형을 갖는 드리프트 영역을 더 포함하고, 상기 드레인 영역은 상기 드리프트 영역 내에 배치될 수 있다.
상기 반도체 소자는, 상기 드레인 영역과 상기 웰 영역 사이의 상기 드리프트 영역 내에 배치된 분리 절연막을 더 포함할 수 있다.
상기 분리 절연막의 바닥면은 상기 드리프트 영역의 바닥면보다 높을 수 있다.
상기 분리 절연막의 바닥면은 상기 매립 패턴들의 바닥면들과 실질적으로 같은 높이를 가질 수 있다.
상기 게이트 전극은 상기 분리 절연막 위로 연장될 수 있다.
상기 게이트 전극, 상기 소스 영역, 상기 드레인 영역 및 상기 분리 절연막은 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 매립 패턴들은 상기 제1 방향을 따라 배열될 수 있다.
상기 매립 패턴들은 상기 드리프트 영역과 수평적으로 이격될 수 있다.
상기 드레인 영역은 상기 웰 영역 내에 배치되고, 평면적 관점에서, 상기 드레인 영역은 상기 게이트 전극을 사이에 두고 상기 소스 영역과 이격될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판 상의 게이트 전극; 상기 기판 내의 상기 게이트 전극의 일측에 제1 도전형을 갖는 제1 및 제2 소스 영역들 및 상기 기판 내의 상기 게이트 전극의 다른 일측에 상기 제1 도전형을 갖는 드레인 영역, 여기서 상기 제1 및 제2 소스 영역들은 상기 기판 내의 제2 도전형을 갖는 웰 영역 내에 배치되고; 상기 제1 및 제2 소스 영역들 사이에 개재된 상기 제2 도전형을 갖는 웰 콘택 영역, 여기서 상기 웰 콘택 영역은 상기 웰 영역 내에 배치되고; 및 평면적 관점에서, 서로 이격되어 상기 웰 콘택 영역을 따라 배열된 복수개의 매립 패턴들을 포함할 수 있다. 이때, 상기 제1 및 제2 소스 영역들과 상기 웰 콘택 영역은 등전위를 이룰 수 있다.
상기 매립 패턴들은 상기 제1 및 제2 소스 영역들 사이에 개재될 수 있다.
평면적 관점에서, 상기 매립 패턴들은 상기 웰 콘택 영역에 의해 둘러싸일 수 있다.
상기 웰 콘택 영역은 복수개로 제공되고, 평면적 관점에서, 상기 매립 패턴들 및 상기 웰 콘택 영역들은 상기 제1 및 제2 소스 영역들 사이에서 교번적으로 제공될 수 있다.
상기 매립 패턴들 중 적어도 하나의 일부는, 상기 제1 소스 영역 또는 상기 제2 소스 영역의 일부와 수직적으로 중첩될 수 있다.
상기 매립 패턴들은 상기 기판에 형성된 트렌치들 내에 채워진 실리콘 산화물을 포함할 수 있다.
상기 매립 패턴들은 상기 기판에 형성된 트렌치들 내에 채워진 실리콘 게르마늄(SiGe)을 포함할 수 있다.
상기 게이트 전극, 상기 제1 및 제2 소스 영역들 및 상기 드레인 영역은, 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 매립 패턴들은 상기 제1 방향을 따라 배열될 수 있다.
상기 매립 패턴들은 상기 게이트 전극과 수직적으로 중첩되지 않을 수 있다.
상기 반도체 소자는, 상기 기판과 상기 게이트 전극 사이의 게이트 절연막을 더 포함하고, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형일 수 있다.
상기 반도체 소자는, 상기 기판 내에, 상기 웰 영역과 상기 드레인 영역 사이의 상기 제1 도전형을 갖는 드리프트 영역을 더 포함하고, 상기 드레인 영역은 상기 드리프트 영역 내에 배치될 수 있다.
상기 반도체 소자는, 상기 드레인 영역과 상기 웰 영역 사이의 상기 드리프트 영역 내에 배치된 분리 절연막을 더 포함할 수 있다.
상기 분리 절연막의 바닥면은 상기 드리프트 영역의 바닥면보다 높을 수 있다.
상기 분리 절연막의 바닥면은 상기 매립 패턴들의 바닥면들과 실질적으로 같은 높이를 가질 수 있다.
상기 게이트 전극은 상기 분리 절연막 위로 연장될 수 있다.
상기 게이트 전극, 상기 제1 및 제2 소스 영역들, 상기 드레인 영역 및 상기 분리 절연막은 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 매립 패턴들은 상기 제1 방향을 따라 배열될 수 있다.
상기 매립 패턴들은 상기 드리프트 영역과 수평적으로 이격될 수 있다.
상기 드레인 영역은 상기 웰 영역 내에 배치되고, 평면적 관점에서, 상기 드레인 영역은 상기 게이트 전극을 사이에 두고 상기 소스 영역과 이격될 수 있다.
본 발명에 따른 반도체 소자는 소스 영역에 배치된 매립 패턴들을 이용하여 채널 영역에 압축 스트레스를 인가할 수 있다. 이로써, 정공의 이동도가 증가되고, 온-저항은 감소될 수 있다. 즉, 항복전압을 비롯한 다른 전기적 특성에 영향을 미치지 않고 온-저항만을 선택적으로 감소시킬 수 있는 P형의 고전압 트랜지스터를 구현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 1b 내지 도 1d는 각각 도 1a의 I-I', II-II' 및 III-III'선에 따른 단면도이다.
도 2a 내지 도 7a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 각각 도 1a의 I-I'선에 따른 단면도들이다.
도 2b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 각각 도 1a의 II-II'선에 따른 단면도들이다.
도 2c 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 것으로, 각각 도 1a의 III-III'선에 따른 단면도들이다.
도 8a는 본 발명의 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 8b 내지 도 8d는 각각 도 8a의 I-I', II-II' 및 III-III'선에 따른 단면도이다.
도 9a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 9b 및 도 9c는 각각 도 9a의 I-I' 및 II-II'선에 따른 단면도이다.
도 10a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 10b 및 도 10c는 각각 도 10a의 I-I' 및 II-II'선에 따른 단면도이다.
도 11a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 11b 및 도 11c는 각각 도 11a의 I-I' 및 II-II'선에 따른 단면도이다.
도 12a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 12b 및 도 12c는 각각 도 12a의 I-I' 및 II-II'선에 따른 단면도이다.
도 13a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 13b 및 도 13c는 각각 도 13a의 I-I' 및 II-II'선에 따른 단면도이다.
도 14a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 14b 및 도 14c는 각각 도 11a의 I-I' 및 II-II'선에 따른 단면도이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
실시예 1 (P- LDMOS )
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 평면도이다. 도 1b 내지 도 1d는 각각 도 1a의 I-I', II-II' 및 III-III'선에 따른 단면도들이다. 보다 구체적으로, 도 1a 내지 도 1d는 반도체 소자의 고전압 트랜지스터를 나타낼 수 있다. 상기 고전압 트랜지스터는 일반 트랜지스터(미도시)와 함께 형성될 수 있다. 일 예로, 상기 고전압 트랜지스터는 P-LDMOS(P-Lateral double diffused MOS)일 수 있다.
도 1a 내지 도 1d를 참조하면, 기판(100) 내에 복수의 불순물 영역들(101, 102, 120, 122, 124, 126)이 제공될 수 있다. 상기 기판(100)은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함할 수 있다. 이와 같은 반도체 근거 구조는 실리콘, 절연층 상의 실리콘(SOI), 또는 반도체 구조에 의해 지지되는 실리콘 에피택셜층을 포함할 수 있다. 일 예로, 상기 기판(100)은 n형 불순물로 도핑된 실리콘 기판일 수 있다.
상기 기판(100) 내에 소스 영역들(120) 및 드레인 영역들(122)이 제공될 수 있다. 상기 소스 및 드레인 영역들(120, 122)은 상기 기판(100)의 상면에 평행한 제2 방향(D2)으로 연장될 수 있다. 일 예로, 상기 소스 및 드레인 영역들(120, 122)은 라인 형태일 수 있다. 상기 소스 및 드레인 영역들(120, 122)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 교번적으로 제공될 수 있다. 상기 소스 및 드레인 영역들(120, 122)은 p형 불순물로 강하게 도핑된 영역들일 수 있다.
상기 소스 영역들(120)로부터 상기 드레인 영역들(122) 쪽으로 연장된 제1 연장 영역들(126)이 제공될 수 있다. 상기 제1 연장 영역들(126)은 p형 불순물로 약하게 도핑된 영역들일 수 있다. 일 예로, 상기 제1 연장 영역들(126)은 상기 소스 및 드레인 영역들(120, 122)의 도핑 농도에 비하여 5-30%의 도즈(dose)로 도핑된 영역들일 수 있다.
상기 기판(100)에 웰 영역들(101)이 제공될 수 있다. 상기 소스 영역들(120)은 상기 웰 영역들(101) 내에 배치될 수 있다. 다만, 상기 웰 영역들(101)은 상기 드레인 영역들(122)에 인접한 영역에는 제공되지 않을 수 있다. 상기 웰 영역들(101)은 상기 소스 및 드레인 영역들(120, 122)과 다른 도전형을 가질 수 있다. 일 예로, 상기 웰 영역들(101)은 n형 불순물로 약하게 도핑된 영역들일 수 있다.
상기 웰 영역들(101) 내에 웰 콘택 영역들(124)이 각각 제공될 수 있다. 상기 웰 콘택 영역들(124)은 상기 소스 영역들(120)의 일 말단에 배치될 수 있다. 상기 웰 콘택 영역들(124)은 상기 웰 영역들(101)과 동일한 도전형을 가질 수 있다. 일 예로, 상기 웰 콘택 영역들(124)은 n형 불순물로 강하게 도핑된 영역들일 수 있다. 상기 웰 콘택 영역들(124)을 통해 상기 웰 영역들(101)에 전압을 인가할 수 있다. 상기 웰 콘택 영역들(124)은 상기 소스 영역들(120)과 직접 접촉할 수 있으며, 따라서 상기 웰 콘택 영역들(124)과 상기 소스 영역들(120)은 등전위 상태에 있을 수 있다.
상기 드레인 영역들(122)에 인접하여 드리프트 영역들(102)이 제공될 수 있다. 상기 드리프트 영역들(102)은 각각 상기 웰 영역들(101)과 상기 드레인 영역들(122) 사이에 배치될 수 있다. 상기 드레인 영역들(122)은 각각 상기 드리프트 영역들(102) 내에 배치될 수 있다. 상기 드리프트 영역들(102)의 도전형은 상기 소스 및 드레인 영역들(120, 122)과 동일할 수 있다. 상기 드리프트 영역들(102)의 도핑 농도는 상기 제1 연장 영역들(126)보다 낮을 수 있다. 일 예로, 상기 드리프트 영역들(102)은 p형 불순물로 약하게 도핑된 영역들일 수 있다. 상기 드리프트 영역들(102)은 상기 드레인 영역들(122)에 고전압이 인가되는 경우 발생할 수 있는 핫 캐리어 효과(Hot Carrier Effect)를 완화할 수 있다. 즉, 상기 드리프트 영역들(102)은 상대적으로 도핑 농도가 낮은 영역으로, 상기 소스 영역들(120)과 상기 드레인 영역들(122) 사이의 전계를 낮출 수 있다. 이로써, 상기 소스 영역들(120)로부터 상기 드레인 영역들(122)로 이동하는 캐리어들에 의한 핫 캐리어 효과를 완화할 수 있다. 따라서 반도체 소자의 내구성이 향상될 수 있다.
각각의 상기 소스 영역들(120)을 따라 매립 패턴들(115)이 제공될 수 있다. 이하, 하나의 소스 영역(120) 및 하나의 웰 영역(101)을 기준으로 상기 매립 패턴들(115)을 설명한다. 상기 매립 패턴들(115)은 상기 소스 영역(120)을 관통하며 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 매립 패턴들(115)은 라인 형태 또는 바(bar) 형태를 가질 수 있다. 보다 구체적으로, 평면적 관점에서, 각각의 상기 매립 패턴들(115)의 측벽들은 상기 소스 영역(120)에 의해 둘러싸일 수 있다. 상기 매립 패턴들(115)은 상기 웰 영역(101) 내에 섬 형상으로 제공될 수 있다. 따라서, 상기 매립 패턴들(115)의 바닥면들은 상기 웰 영역(101)의 바닥면보다 높을 수 있다. 상기 매립 패턴들(115)의 바닥면들은 상기 소스 영역(120)의 바닥면보다 낮을 수 있다. 상기 매립 패턴들(115)은 상기 드레인 영역(122) 및 상기 드리프트 영역(102)과 수평적으로 이격될 수 있다. 나아가, 상기 매립 패턴들(115)은 후술할 게이트 전극(136)과 수직적으로 중첩되지 않을 수 있다.
일 실시예로, 상기 매립 패턴들(115)은 상기 기판(100)에 형성된 트렌치들 내에 채워진 절연물질을 포함할 수 있다. 상기 절연물질은 실리콘 산화물 또는 실리콘 산화질화물일 수 있다. 일 예로, 상기 매립 패턴들(115)은 STI(Shallow Trench Isolation) 또는 필드 산화막일 수 있다. 다른 실시예로, 상기 매립 패턴들(115)은 상기 기판(100)에 형성된 트렌치들 내에 채워진 실리콘 게르마늄(SiGe)을 포함할 수 있다.
일반적으로, 고전압 트랜지스터, 예를 들어 파워 소자(Power device)의 경우, 항복전압(Breakdown voltage)을 증가시킴과 동시에 온-저항(Ron)을 감소시킬 것이 요구된다. 그러나, 보통 항복전압과 온-저항은 서로 비례관계에 있으므로, 항복전압을 높일 경우 온-저항 역시 함께 상승하는 문제점이 있다. 그러나, 본 발명의 일 실시예에 따른 고전압 트랜지스터는, 상기 소스 영역(120) 내에 복수개의 매립 패턴들(115)이 배치될 수 있다. P-LDMOS의 경우, 정공이 주요 캐리어(major carrier)로써 소자의 전기적 특성을 결정지을 수 있다. 한편, 상기 매립 패턴들(115)은 상기 소스 영역(120)과 상기 드레인 영역(122) 사이의 채널 영역에 압축 스트레스를 인가할 수 있다. 이로써, 정공의 이동도가 증가되고, 온-저항은 감소될 수 있다. 특히, 상기 매립 패턴들(115)을 이용하는 경우, 항복전압을 비롯한 다른 전기적 특성에 영향을 미치지 않고 온-저항만을 선택적으로 감소시킬 수 있는 이점이 있다.
상기 드레인 영역들(122)과 상기 웰 영역들(101) 사이의 상기 드리프트 영역들(102) 내에 분리 절연막들(110)이 각각 제공될 수 있다. 이하, 하나의 드레인 영역(122) 및 하나의 드리프트 영역(102)을 기준으로 상기 분리 절연막(110)을 설명한다. 평면적 관점에서, 상기 분리 절연막(110)은 상기 드레인 영역(122)을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 일 예로, 상기 분리 절연막(110)은 라인 형태일 수 있다. 앞서 설명한 매립 패턴들(115)과는 달리, 상기 분리 절연막(110)은 하나의 드레인 영역(122)에 대응하여 이와 함께 일체로 연장될 수 있다. 상기 분리 절연막(110)의 바닥면은 상기 드리프트 영역(102)의 바닥면보다 높을 수 있다.
상기 분리 절연막(110)은 상기 매립 패턴들(115)과 동시에 형성될 수 있다. 따라서, 상기 분리 절연막(110)의 바닥면은 상기 매립 패턴들(115)의 바닥면들과 실질적으로 같은 높이를 가질 수 있다. 그러나, 상기 분리 절연막(110)의 폭은, 상기 매립 패턴들(115)의 각각의 폭과 동일하거나 다를 수 있다.
일 실시예로, 상기 분리 절연막(110)은 상기 기판(100)에 형성된 트렌치들 내에 채워진 절연물질을 포함할 수 있다. 상기 절연물질은 실리콘 산화물 또는 실리콘 산화질화물일 수 있다. 일 예로, 상기 분리 절연막(110)은 STI(Shallow Trench Isolation) 또는 필드 산화막일 수 있다.
상기 분리 절연막(110)은 상기 드리프트 영역(102) 내에서, 상기 드레인 영역(122)으로부터 상기 소스 영역(120)으로 흐르는 전류 패스(path)를 우회시킬 수 있다. 따라서, 핫 캐리어 효과가 더욱 완화될 수 있다.
상기 기판(100) 상에 게이트 구조체들(GS)이 제공될 수 있다. 각각의 상기 게이트 구조체들(GS)은 게이트 절연막(131) 및 게이트 전극(136)을 포함할 수 있다. 상기 게이트 구조체들(GS)은 상기 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 서로 인접하는 상기 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 이격될 수 있다. 평면적 관점에서, 상기 게이트 구조체들(GS)은 상기 소스 영역들(120) 및 상기 드레인 영역들(122) 사이에 각각 배치될 수 있다. 나아가, 각각의 상기 게이트 구조체들(GS)은 상기 분리 절연막(110) 위로 연장되어, 상기 분리 절연막(110)의 일부와 수직적으로 중첩될 수 있다.
상기 게이트 절연막들(131)은 실리콘 산화막 또는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막을 포함할 수 있다. 일 예로, 상기 게이트 절연막들(131)은 하프늄 산화막, 및 알루미늄 산화막과 같은 금속 산화막, 하프늄-실리콘-산소-질소 화합물과 같은 금속-반도체-산소 화합물막 중에서 적어도 하나를 포함할 수 있다. 각각의 상기 게이트 절연막들(131)의 각각은 복수의 층을 포함할 수 있다. 일 예로, 상기 게이트 절연막들(131)의 각각은 상기 하프늄 산화막과 상기 알루미늄 산화막이 적층된 형태로 제공될 수 있다. 상기 게이트 절연막들(131)이 고유전막을 포함하는 경우, 상대적으로 높은 전압이 걸리는 고전압 트랜지스터에서 누설 전류를 완화할 수 있다.
상기 게이트 절연막들(131) 상에 게이트 전극들(136)이 각각 제공될 수 있다. 일 예로, 상기 게이트 전극들(136)은 금속 질화물, 금속 물질 또는 반도체 물질을 포함할 수 있다. 상기 금속 질화물은 티타늄 질화물 또는 탄탈늄 질화물을 포함할 수 있다. 상기 금속 물질은 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄을 포함할 수 있다. 상기 반도체 물질은 도핑된 폴리 실리콘을 포함할 수 있다. 다른 예로, 각각의 상기 게이트 전극들(136)은 복수의 층을 포함할 수 있다. 보다 구체적으로, 상기 게이트 전극들(136)의 각각은 상기 금속 물질과 상기 반도체 물질이 적층된 형태로 제공될 수 있다.
각각의 상기 게이트 구조체들(GS)의 측벽들 상에 스페이서들(145)이 제공될 수 있다. 상기 스페이서들(145)은 실리콘 산화막, 실리콘 산화질화막, 또는 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 구조체들(GS)을 덮는 층간 절연막(149)이 제공될 수 있다. 상기 층간 절연막(149)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 층간 절연막(149)과 상기 기판(100) 사이에 식각 정지막(141)이 제공될 수 있다. 상기 식각 정지막(141)은 실리콘 질화막을 포함할 수 있다.
상기 층간 절연막(149)을 관통하여 상기 소스 영역들(120) 및 상기 웰 콘택 영역들(124)에 전기적으로 연결되는 제1 콘택들(161)이 제공될 수 있다. 상기 층간 절연막(149)을 관통하여 상기 드레인 영역들(122)에 전기적으로 연결되는 제2 콘택들(166)이 제공될 수 있다. 본 실시에에서, 상기 제1 콘택들(161)은 상기 웰 콘택 영역들(124)과 직접 접촉할 수 있다. 그러나, 상기 상기 웰 콘택 영역들(124)은 상기 소스 영역들(120)과 직접 접촉하고, 이들은 하나의 실리사이드층(151)에 의해 연결되어 있기 때문에, 서로 등전위 상태에 있을 수 있다. 상기 제1 및 제2 콘택들(161, 163)은 금속 또는 도전성 금속 질화물을 포함할 수 있다.
상기 소스 및 드레인 영역들(120, 122), 상기 웰 콘택 영역들(124) 및 상기 게이트 구조체들(GS) 상에 실리사이드층(151)이 제공될 수 있다. 상기 실리사이드층(151)은 상기 제1 및 제2 콘택들(161, 163)과 그 아래의 반도체층들 사이의 옴 접촉(ohmic contact)을 제공할 수 있다.
소스 배선들(SL) 및 드레인 배선들(DL)이 상기 층간 절연막(149) 상에 제공될 수 있다. 상기 소스 배선들(SL)과 상기 웰 콘택 영역들(124) 및 상기 소스 영역들(120)은 상기 제1 콘택들(161)을 통하여 연결될 수 있다. 상기 소스 배선들(SL)은 상기 제2 방향(D2)을 따라 연장될 수 있다. 상기 드레인 배선들(DL)과 상기 드레인 영역들(122)은 상기 제2 콘택들(166)을 통하여 연결될 수 있다. 상기 드레인 배선들(DL)은 상기 제2 방향(D2)을 따라 연장될 수 있다. 상기 소스 배선들(SL)과 상기 드레인 배선들(DL)은 상기 제1 방향(D1)으로 교번적으로 배치될 수 있다. 상기 소스 배선들(SL) 및 상기 드레인 배선들(DL)은 금속 또는 도전성 금속 질화물을 포함할 수 있다.
도 2a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 2a, 3a, 4a, 5a, 6a 및 7a는 도 1a의 I-I'에 대응되는 단면도들이다. 도 2b, 3b, 4b, 5b, 6b 및 7b는 도 1a의 II-II'에 대응되는 단면도들이다. 도 2c, 3c, 4c, 5c, 6c 및 7c는 도 1a의 III-III'에 대응되는 단면도들이다.
도 1a, 도 2a, 도 2b 및 도 2c를 참조하면, 기판(100)이 준비될 수 있다. 상기 기판(100)은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함할 수 있다. 이와 같은 반도체 근거 구조는 실리콘, 절연층 상의 실리콘(SOI), 또는 반도체 구조에 의해 지지되는 실리콘 에피택셜층을 포함할 수 있다. 일 예로, 상기 기판(100)은 n형 불순물로 도핑된 실리콘 기판일 수 있다.
상기 기판(100) 내에 매립 패턴들(115) 및 분리 절연막들(110)이 형성될 수 있다. 먼저, 상기 기판(100) 내에 제1 및 제2 트렌치들(TR1, TR2)을 형성할 수 있다. 평면적 관점에서, 상기 제1 트렌치들(TR1)은 상기 기판(100)의 상면에 평행한 제2 방향(D2)을 따라 배열될 수 있다. 상기 제1 트렌치들(TR1)은 후술할 소스 영역들(120)이 형성될 위치를 고려하여 형성될 수 있다. 상기 제2 트렌치들(TR2)은 상기 제2 방향(D2)을 따라 연장될 수 있다. 어느 하나의 상기 제2 트렌치(TR2)는, 상기 제2 방향(D2)을 따라 배열된 상기 제1 트렌치들(TR1)과 제1 방향(D1)으로 이격될 수 있다. 상기 제1 방향(D1)은 상기 제2 방향(D2)과 교차하는 방향일 수 있다. 상기 제2 트렌치들(TR2)은 후술할 드레인 영역들(122)이 형성될 위치를 고려하여 형성될 수 있다. 상기 제1 및 제2 트렌치들(TR2)은 상기 기판(100)을 패터닝하여, 동시에 형성될 수 있다.
일 실시예로, 절연물질을 상기 제1 및 제2 트렌치들(TR2) 내에 채울 수 있다. 상기 절연물질은 실리콘 산화물 또는 실리콘 산화질화물일 수 있다. 이로써, 상기 제1 트렌치들(TR1)이 형성된 위치에 매립 패턴들(115)이 형성될 수 있다. 상기 제2 트렌치들(TR2)이 형성된 위치에 분리 절연막들(110)이 형성될 수 있다. 일 예로, 상기 매립 패턴들(115) 및 상기 분리 절연막들(110)은 STI 또는 필드 산화막일 수 있다.
다른 실시예로, 상기 제2 트렌치들(TR2) 내에는 절연 물질이 채워질 수 있다. 상기 제1 트렌치들(TR1)에 의해 노출된 상기 기판(100) 상의 영역을 에피 성장시켜, 실리콘 게르마늄(SiGe)을 상기 제1 트렌치들(TR1) 내에 채울 수 있다.
상기 기판(100) 내에 웰 영역들(101)이 형성될 수 있다. 상기 웰 영역들(101)은 n형 불순물로 약하게 도핑된 영역들일 수 있다. 상기 웰 영역들(101)에 인접하여 드리프트 영역들(102)이 각각 제공될 수 있다. 상기 드리프트 영역들(102)은 p형 불순물로 약하게 도핑된 영역들일 수 있다. 상기 웰 영역들(101) 및 상기 드리프트 영역들(102)은 각각 양성, 음성 포토 레지스트를 이용하여 동일한 레티클로 형성된 마스크(미도시)에 의하여 형성될 수 있다.
도 1a, 도 3a, 도 3b 및 도 3c를 참조하면, 상기 기판(100) 상에 절연층(130), 도전층(135) 및 캐핑막(138)이 차례로 형성될 수 있다. 상기 절연층(130)은 실리콘 산화막 또는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막을 포함할 수 있다. 일 예로, 상기 절연층(130)은 하프늄 산화막, 및 알루미늄 산화막과 같은 금속 산화막, 하프늄-실리콘-산소-질소 화합물과 같은 금속-반도체-산소 화합물막 중에서 적어도 하나를 포함할 수 있다. 상기 절연층(130)은 복수의 층을 포함할 수 있다. 일 예로, 상기 절연층(130)은 상기 하프늄 산화막과 상기 알루미늄 산화막이 적층된 형태로 제공될 수 있다.
상기 도전층(135)은 금속 질화물, 금속 물질 또는 반도체 물질을 포함할 수 있다. 상기 금속 질화물은 티타늄 질화물 또는 탄탈늄 질화물을 포함할 수 있다. 상기 금속 물질은 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄을 포함할 수 있다. 상기 반도체 물질은 도핑된 폴리 실리콘을 포함할 수 있다. 다른 예로, 상기 도전층(135)은 복수의 층을 포함할 수 있다. 보다 구체적으로, 상기 도전층(135)은 상기 금속 물질과 상기 반도체 물질이 적층된 형태로 제공될 수 있다.
상기 도전층(135) 상에 상기 캐핑막(138)이 제공될 수 있다. 일 예로, 상기 캐핑막(138)은 실리콘 질화막을 포함할 수 있다.
도 1a, 도 4a, 도 4b 및 도 4c를 참조하면, 상기 캐핑막(138)이 형성된 결과물 상에 패터닝 공정이 수행되어, 게이트 구조체들(GS) 및 캐핑 패턴들(139)이 형성될 수 있다. 각각의 상기 게이트 구조체들(GS)은 게이트 절연막(131) 및 게이트 전극(136)을 포함할 수 있다. 상기 패터닝 공정은, 각각의 상기 게이트 구조체들(GS)의 일부가 상기 분리 절연막(110)의 일부와 수직적으로 중첩되도록 수행될 수 있다. 평면적 관점에서, 상기 게이트 구조체들(GS)은 상기 웰 영역들(101) 및 상기 드리프트 영역들(102)과 공통으로 중첩되도록 패터닝될 수 있다.
도 1a, 도 5a, 도 5b 및 도 5c를 참조하면, 상기 기판(100) 내에 소스 영역들(120), 드레인 영역들(122) 및 제1 연장 영역들(126)이 형성될 수 있다. p형 불순물로 약하게 도핑된 상기 제1 연장 영역들(126)이 형성된 후, 스페이서들(145)이 형성될 수 있다. 상기 스페이서들(145)의 형성 후, p형 불순물로 강하게 도핑된 상기 소스 및 드레인 영역들(120, 122)이 형성될 수 있다.
한편, 상기 웰 영역들(101) 내에 웰 콘택 영역들(124)이 형성될 수 있다. 일 예로, 상기 웰 콘택 영역들(124)은 상기 소스 영역들(120)의 일 말단에 각각 배치될 수 있다. 상기 웰 콘택 영역들(124)은 n형 불순물로 강하게 도핑될 수 있다. 상기 웰 콘택 영역들(124)과 같이, 상기 소스 및 드레인 영역들(120, 122)과 도전형이 다른 불순물 영역들의 형성 시, 마스크(미도시)로 상기 기판(100)의 일부를 덮어 원하지 않는 영역들이 도핑되는 것을 방지할 수 있다.
도 1a, 도 6a, 도 6b 및 도 6c를 참조하면, 상기 캐핑 패턴들(139)이 제거될 수 있다. 상기 캐핑 패턴들(139)의 제거는 선택적 식각 공정에 의하여 수행될 수 있다. 상기 캐핑 패턴들(139)의 제거 후, 노출된 상기 게이트 전극들(136) 상에 실리사이드층(151)이 형성될 수 있다. 이와 동시에, 상기 소스 및 드레인 영역들(120, 122), 및 상기 웰 콘택 영역들(124) 상에 실리사이드층(151)이 형성될 수 있다. 일 예로, 상기 실리사이드층(151)은 상기 기판(100) 및 상기 게이트 전극들(136)을 덮는 금속층(미도시)을 형성 후, 열처리에 의하여 형성될 수 있다.
도 1a, 도 7a, 도 7b 및 도 7c를 참조하면, 상기 실리사이드층(151)이 형성된 결과물 상에, 층간 절연막(149)이 형성될 수 있다. 상기 층간 절연막(149)은 실리콘 산화물, 또는 실리콘 산화질화물을 포함할 수 있다. 상기 층간 절연막(149)은 상기 실리사이드층(151)을 노출하는 제1 콘택홀들(160) 및 제2 콘택홀들(미도시)을 포함할 수 있다.
상기 층간 절연막(149)의 형성 전, 식각 정지막(141)이 형성될 수 있다. 일 예로, 상기 식각 정지막(141)은 실리콘 질화막일 수 있다. 상기 식각 정지막(141)은 상기 제1 콘택홀들(160) 및 상기 제2 콘택홀들(미도시)의 형성 시, 상기 실리사이드층(151)의 손상을 방지할 수 있다.
도 1a 내지 도 1d를 다시 참조하면, 상기 제1 콘택홀들(160) 내에 제1 콘택들(161)이 형성될 수 있다. 상기 제1 콘택들(161)은 상기 소스 영역들(120) 및 상기 웰 콘택 영역들(124)에 전기적으로 연결될 수 있다. 상기 제2 콘택홀들(미도시) 내에 제2 콘택들(166)이 형성될 수 있다. 상기 제2 콘택들(166)은 상기 드레인 영역들(122)에 전기적으로 연결될 수 있다. 상기 제1 콘택들(161) 상에, 이들과 전기적으로 연결되는 소스 배선들(SL)이 형성될 수 있다. 상기 제2 콘택들(166) 상에, 이들과 전기적으로 연결되는 드레인 배선들(DL)이 형성될 수 있다. 일 예로, 상기 제1 및 제2 콘택들(161, 166), 및 상기 소스 및 드레인 배선들(SL, DL)은 금속 또는 도전성 금속 질화물로 형성될 수 있다.
이상 설명한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 후술할 다른 실시예들에 따른 반도체 소자들의 제조 방법에 유사하게 적용될 수 있다.
실시예 1 (P- MOS )
도 8a는 본 발명의 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다. 도 8b 내지 도 8d는 각각 도 8a의 I-I', II-II' 및 III-III'선에 따른 단면도이다. 보다 구체적으로, 도 8a 내지 도 8d는 반도체 소자의 고전압 트랜지스터를 나타낼 수 있다. 상기 고전압 트랜지스터는 일반 트랜지스터(미도시)와 함께 형성될 수 있다. 일 예로, 상기 고전압 트랜지스터는 P-MOS일 수 있다. 본 예에서는, 앞서 도 1a 내지 도 1d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 8a 내지 도 8d를 참조하면, 기판(100) 내에 소스 영역들(120) 및 드레인 영역들(122)이 제공될 수 있다. 상기 소스 영역들(120)로부터 상기 드레인 영역들(122) 쪽으로 연장된 제1 연장 영역들(126)이 제공될 수 있다. 나아가, 상기 드레인 영역들(122)로부터 상기 소스 영역들(120) 쪽으로 연장된 제2 연장 영역들(128)이 제공될 수 있다. 상기 제2 연장 영역들(128)은 p형 불순물로 약하게 도핑된 영역들일 수 있다.
상기 기판(100)에 웰 영역들(101)이 제공될 수 있다. 상기 소스 영역들(120) 및 상기 드레인 영역들(122)은 각각 상기 웰 영역들(101) 내에 배치될 수 있다. 앞서 도 1a 내지 도 1d를 참조하여 설명한 바와 달리, 드리프트 영역들은 생략될 수 있다. 상기 웰 영역들(101)은 상기 소스 및 드레인 영역들(120, 122)과 다른 도전형을 가질 수 있다. 일 예로, 상기 웰 영역들(101)은 n형 불순물로 약하게 도핑된 영역들일 수 있다.
상기 웰 영역들(101) 내에 각각 웰 콘택 영역들(124)이 제공될 수 있다. 상기 웰 콘택 영역들(124)은 각각 상기 소스 영역들(120)의 일 말단에 각각 배치될 수 있다. 일 예로, 상기 웰 콘택 영역들(124)은 n형 불순물로 강하게 도핑된 영역들일 수 있다. 상기 웰 콘택 영역들(124)은 상기 소스 영역들(120)과 직접 접촉할 수 있으므로, 상기 웰 콘택 영역들(124)과 상기 소스 영역들(120)은 등전위 상태에 있을 수 있다.
각각의 상기 소스 영역들(120)을 따라 매립 패턴들(115)이 제공될 수 있다. 상기 매립 패턴들(115)은 상기 소스 영역(120)을 관통하며 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 매립 패턴들(115)은 라인 형태 또는 바(bar) 형태를 가질 수 있다. 상기 매립 패턴들(115)에 대한 구체적인 설명은, 도 1a 내지 도 1d를 참조하여 설명한 것과 동일할 수 있다.
P-MOS의 경우, 정공이 주요 캐리어(major carrier)로써 소자의 전기적 특성을 결정지을 수 있다. 한편, 상기 매립 패턴들(115)은 상기 소스 영역(120)과 상기 드레인 영역(122) 사이의 채널 영역에 압축 스트레스를 인가할 수 있다. 이로써, 정공의 이동도가 증가되고, 온-저항은 감소될 수 있다. 특히, 상기 매립 패턴들(115)을 이용하는 경우, 항복전압을 비롯한 다른 전기적 특성에 영향을 미치지 않고 온-저항만을 선택적으로 감소시킬 수 있는 이점이 있다.
상기 기판(100) 상에 게이트 구조체들(GS)이 제공될 수 있다. 각각의 상기 게이트 구조체들(GS)은 게이트 절연막(131) 및 게이트 전극(136)을 포함할 수 있다. 상기 게이트 절연막들(131)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막을 포함할 수 있다. 상기 게이트 전극들(136)은 금속 질화물, 금속 물질 또는 반도체 물질을 포함할 수 있다. 각각의 상기 게이트 구조체들(GS)의 측벽들 상에 스페이서들(145)이 제공될 수 있다.
상기 층간 절연막(149)을 관통하여 상기 소스 영역들(120) 및 상기 웰 콘택 영역들(124)에 전기적으로 연결되는 제1 콘택들(161)이 제공될 수 있다. 상기 층간 절연막(149)을 관통하여 상기 드레인 영역들(122)에 전기적으로 연결되는 제2 콘택들(166)이 제공될 수 있다. 상기 제1 및 제2 콘택들(161, 166)은 금속 또는 도전성 금속 질화물을 포함할 수 있다. 상기 소스 및 드레인 영역들(120, 122), 상기 웰 콘택 영역들(124) 및 상기 게이트 구조체들(GS) 상에 실리사이드층(151)이 제공될 수 있다.
소스 배선들(SL) 및 드레인 배선들(DL)이 상기 층간 절연막(149) 상에 제공될 수 있다. 상기 소스 배선들(SL)과 상기 웰 콘택 영역들(124) 및 상기 소스 영역들(120)은 상기 제1 콘택들(161)을 통하여 연결될 수 있다. 상기 소스 배선들(SL)은 상기 제2 방향(D2)을 따라 연장될 수 있다. 상기 드레인 배선들(DL)과 상기 드레인 영역들(122)은 상기 제2 콘택들(166)을 통하여 연결될 수 있다. 상기 드레인 배선들(DL)은 상기 제2 방향(D2)을 따라 연장될 수 있다.
실시예 2 (P- LDMOS )
도 9a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다. 도 9b 및 도 9c는 각각 도 9a의 I-I' 및 II-II'선에 따른 단면도이다. 보다 구체적으로, 도 9a 내지 도 9c는 반도체 소자의 고전압 트랜지스터를 나타낼 수 있다. 상기 고전압 트랜지스터는 일반 트랜지스터(미도시)와 함께 형성될 수 있다. 일 예로, 상기 고전압 트랜지스터는 P-LDMOS(P-Lateral double diffused MOS)일 수 있다. 본 예에서는, 앞서 도 1a 내지 도 1d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 9a 내지 도 9c를 참조하면, 각각의 소스 영역들은 제1 소스 영역(120a) 및 제2 소스 영역(120b)을 포함할 수 있다. 상기 제1 및 제2 소스 영역들(120a, 120b)은 기판(100)의 상면에 평행한 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 서로 인접하는 상기 제1 및 제2 소스 영역들(120a, 120b)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)으로 이격될 수 있다.
상기 제1 및 제2 소스 영역들(120a, 120b) 사이에는 웰 콘택 영역들(124) 및 매립 패턴들(115)이 개재될 수 있다. 한 쌍의 상기 제1 소스 영역(120a) 및 상기 제2 소스 영역(120b) 사이에서, 상기 웰 콘택 영역들(124)과 상기 매립 패턴들(115)은 상기 제2 방향(D2)을 따라 서로 교번적으로 배치될 수 있다. 즉, 서로 인접하는 상기 웰 콘택 영역들(124)은 상기 매립 패턴(115)을 사이에 두고 상기 제2 방향(D2)으로 이격될 수 있다. 평면적 관점에서, 각각의 상기 매립 패턴들(115)의 폭은 각각의 상기 웰 콘택 영역들(124)의 폭과 실질적으로 동일할 수 있다.
층간 절연막(149)을 관통하여 상기 제1 및 제2 소스 영역들(120a, 120b) 및 상기 웰 콘택 영역들(124)에 전기적으로 연결되는 제1 콘택들(161)이 제공될 수 있다. 상기 제1 콘택들(161)은 상기 웰 콘택 영역들(124)과 수직적으로 중첩될 수 있다. 즉, 상기 제1 콘택들(161)은 상기 제2 방향(D2)을 따라 배치될 수 있다. 상기 층간 절연막(149)을 관통하여 드레인 영역들(122)에 전기적으로 연결되는 제2 콘택들(166)이 제공될 수 있다. 상기 제2 콘택들(166) 역시 상기 제2 방향(D2)을 따라 배치될 수 있다.
본 실시예에 대한 그 외의 구성들은, 앞서 도 1a 내지 도 1d를 참조하여 설명한 구성들과 동일할 수 있다.
도 10a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다. 도 10b 및 도 10c는 각각 도 10a의 I-I' 및 II-II'선에 따른 단면도이다. 보다 구체적으로, 도 10a 내지 도 10c는 반도체 소자의 고전압 트랜지스터를 나타낼 수 있다. 상기 고전압 트랜지스터는 일반 트랜지스터(미도시)와 함께 형성될 수 있다. 일 예로, 상기 고전압 트랜지스터는 P-LDMOS(P-Lateral double diffused MOS)일 수 있다. 본 예에서는, 앞서 도 9a 내지 도 9c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 10a 내지 도 10c를 참조하면, 평면적 관점에서, 각각의 상기 매립 패턴들(115)의 폭은 각각의 상기 웰 콘택 영역들(124)의 폭보다 더 넓을 수 있다. 즉, 하나의 상기 매립 패턴(115) 중 일부는, 제1 소스 영역(120a) 또는 제2 소스 영역(120b)의 일부와 수직적으로 중첩될 수 있다. 본 실시예에 대한 그 외의 구성들은, 앞서 도 9a 내지 도 9c를 참조하여 설명한 구성들과 동일할 수 있다.
도 11a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다. 도 11b 및 도 11c는 각각 도 11a의 I-I' 및 II-II'선에 따른 단면도이다. 보다 구체적으로, 도 11a 내지 도 11c는 반도체 소자의 고전압 트랜지스터를 나타낼 수 있다. 상기 고전압 트랜지스터는 일반 트랜지스터(미도시)와 함께 형성될 수 있다. 일 예로, 상기 고전압 트랜지스터는 P-LDMOS(P-Lateral double diffused MOS)일 수 있다. 본 예에서는, 앞서 도 9a 내지 도 9c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 11a 내지 도 11c를 참조하면, 한 쌍의 제1 소스 영역(120a) 및 제2 소스 영역(120b) 사이에서, 하나의 웰 콘택 영역(124)이 개재될 수 있다. 상기 웰 콘택 영역(124)은 기판(100)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있다. 상기 웰 콘택 영역(124)을 따라 매립 패턴들(115)이 상기 제2 방향(D2)을 따라 배열될 수 있다. 평면적 관점에서, 각각의 상기 매립 패턴들(115)의 폭은 각각의 상기 웰 콘택 영역들(124)의 폭보다 더 좁을 수 있다. 즉, 상기 매립 패턴들(115)은 상기 웰 콘택 영역(124)에 의해 둘러싸일 수 있다. 본 실시예에 대한 그 외의 구성들은, 앞서 도 9a 내지 도 9c를 참조하여 설명한 구성들과 동일할 수 있다.
실시예 2 (P- MOS )
도 12a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다. 도 12b 및 도 12c는 각각 도 12a의 I-I' 및 II-II'선에 따른 단면도이다. 보다 구체적으로, 도 12a 내지 도 12c는 반도체 소자의 고전압 트랜지스터를 나타낼 수 있다. 상기 고전압 트랜지스터는 일반 트랜지스터(미도시)와 함께 형성될 수 있다. 일 예로, 상기 고전압 트랜지스터는 P-MOS일 수 있다. 본 예에서는, 앞서 도 8a 내지 도 8d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 12a 내지 도 12c를 참조하면, 각각의 소스 영역들은 제1 소스 영역(120a) 및 제2 소스 영역(120b)을 포함할 수 있다. 상기 제1 및 제2 소스 영역들(120a, 120b)은 기판(100)의 상면에 평행한 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 서로 인접하는 상기 제1 및 제2 소스 영역들(120a, 120b)은 상기 제2 방향(D2)과 교차하는 제1 방향(D1)으로 이격될 수 있다.
상기 제1 및 제2 소스 영역들(120a, 120b) 사이에는 웰 콘택 영역들(124) 및 매립 패턴들(115)이 개재될 수 있다. 한 쌍의 상기 제1 소스 영역(120a) 및 상기 제2 소스 영역(120b) 사이에서, 상기 웰 콘택 영역들(124)과 상기 매립 패턴들(115)은 상기 제2 방향(D2)을 따라 서로 교번적으로 배치될 수 있다. 즉, 서로 인접하는 상기 웰 콘택 영역들(124)은 상기 매립 패턴(115)을 사이에 두고 상기 제2 방향(D2)으로 이격될 수 있다. 평면적 관점에서, 각각의 상기 매립 패턴들(115)의 폭은 각각의 상기 웰 콘택 영역들(124)의 폭과 실질적으로 동일할 수 있다.
층간 절연막(149)을 관통하여 상기 제1 및 제2 소스 영역들(120a, 120b) 및 상기 웰 콘택 영역들(124)에 전기적으로 연결되는 제1 콘택들(161)이 제공될 수 있다. 상기 제1 콘택들(161)은 상기 웰 콘택 영역들(124)과 수직적으로 중첩될 수 있다. 즉, 상기 제1 콘택들(161)은 상기 제2 방향(D2)을 따라 배치될 수 있다. 상기 층간 절연막(149)을 관통하여 드레인 영역들(122)에 전기적으로 연결되는 제2 콘택들(166)이 제공될 수 있다. 상기 제2 콘택들(166) 역시 상기 제2 방향(D2)을 따라 배치될 수 있다.
본 실시예에 대한 그 외의 구성들은, 앞서 도 8a 내지 도 8d를 참조하여 설명한 구성들과 동일할 수 있다.
도 13a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다. 도 13b 및 도 13c는 각각 도 13a의 I-I' 및 II-II'선에 따른 단면도이다. 보다 구체적으로, 도 13a 내지 도 13c는 반도체 소자의 고전압 트랜지스터를 나타낼 수 있다. 상기 고전압 트랜지스터는 일반 트랜지스터(미도시)와 함께 형성될 수 있다. 일 예로, 상기 고전압 트랜지스터는 P-MOS일 수 있다. 본 예에서는, 앞서 도 12a 내지 도 12c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 13a 내지 도 13c를 참조하면, 평면적 관점에서, 각각의 상기 매립 패턴들(115)의 폭은 각각의 상기 웰 콘택 영역들(124)의 폭보다 더 넓을 수 있다. 즉, 하나의 상기 매립 패턴(115) 중 일부는, 제1 소스 영역(120a) 또는 제2 소스 영역(120b)의 일부와 수직적으로 중첩될 수 있다. 본 실시예에 대한 그 외의 구성들은, 앞서 도 12a 내지 도 12c를 참조하여 설명한 구성들과 동일할 수 있다.
도 14a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 개략적인 평면도이다. 도 14b 및 도 14c는 각각 도 11a의 I-I' 및 II-II'선에 따른 단면도이다. 보다 구체적으로, 도 14a 내지 도 14c는 반도체 소자의 고전압 트랜지스터를 나타낼 수 있다. 상기 고전압 트랜지스터는 일반 트랜지스터(미도시)와 함께 형성될 수 있다. 일 예로, 상기 고전압 트랜지스터는 P-MOS일 수 있다. 본 예에서는, 앞서 도 12a 내지 도 12c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 14a 내지 도 14c를 참조하면, 한 쌍의 제1 소스 영역(120a) 및 제2 소스 영역(120b) 사이에서, 하나의 웰 콘택 영역(124)이 개재될 수 있다. 상기 웰 콘택 영역(124)은 기판(100)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있다. 상기 웰 콘택 영역(124)을 따라 매립 패턴들(115)이 상기 제2 방향(D2)을 따라 배열될 수 있다. 평면적 관점에서, 각각의 상기 매립 패턴들(115)의 폭은 각각의 상기 웰 콘택 영역들(124)의 폭보다 더 좁을 수 있다. 즉, 상기 매립 패턴들(115)은 상기 웰 콘택 영역(124)에 의해 둘러싸일 수 있다. 본 실시예에 대한 그 외의 구성들은, 앞서 도 12a 내지 도 12c를 참조하여 설명한 구성들과 동일할 수 있다.
적용예
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 장치(1100)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1100)는 버스(1150)를 통해서 서로 결합한 제어기(1110), 키패드, 키보드, 화면(display) 또는 TPS와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140)를 포함할 수 있다. 제어기(1110)는, 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1130)는, 예를 들면 제어기(1110)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1130)는 사용자 데이터를 저장하는 데 사용될 수 있다. 전자 장치(1100)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 인터페이스(1140)를 사용할 수 있다. 예를 들어 인터페이스(1140)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 제어기(1110), 입출력 장치(1120), 메모리(1130), 및/또는 인터페이스(1140)는 전술한 본 발명의 실시예들에 따른 반도체 소자들을 포함할 수 있다.
전자 장치(1100)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 16을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1200)은 대용량의 데이터를 저장하기 위한 메모리(1210) 및 메모리 컨트롤러(1220)를 포함할 수 있다. 메모리 컨트롤러(1220)는 호스트(1230)의 읽기/쓰기 요청에 응답하여 메모리(1210)로부터 저장된 데이터를 독출 또는 기입하도록 메모리(1210)를 제어한다. 메모리 컨트롤러(1220)는 호스트(1230), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1210)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1210) 및/또는 메모리 컨트롤러(1220)는 상술한 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
전술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.

Claims (20)

  1. 기판;
    상기 기판 상의 게이트 전극;
    상기 기판 내의 상기 게이트 전극의 양측에 제1 도전형을 갖는 소스 영역 및 드레인 영역, 상기 소스 영역은 상기 기판 내의 제2 도전형을 갖는 웰 영역 내에 배치되고;
    평면적 관점에서, 서로 이격되어 상기 소스 영역을 따라 배열된 복수개의 매립 패턴들; 및
    상기 웰 영역 내에 배치된 상기 제2 도전형을 갖는 웰 콘택 영역을 포함하되,
    상기 소스 영역과 상기 웰 콘택 영역은 등전위를 이루는 반도체 소자.
  2. 제1항에 있어서,
    상기 매립 패턴들은, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역에 압축 스트레스를 인가하는 반도체 소자.
  3. 제1항에 있어서,
    평면적 관점에서, 각각의 상기 매립 패턴들의 측벽들은 상기 소스 영역에 의해 둘러싸인 반도체 소자.
  4. 제1항에 있어서,
    상기 매립 패턴들은 상기 웰 영역 내에 섬 형상으로 제공되는 반도체 소자.
  5. 제1항에 있어서,
    상기 매립 패턴들의 바닥면은 상기 웰 영역의 바닥면보다 높은 반도체 소자.
  6. 제1항에 있어서,
    상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역은, 상기 기판의 상면에 평행한 제1 방향으로 연장되고,
    상기 매립 패턴들은 상기 제1 방향을 따라 배열되는 반도체 소자.
  7. 제1항에 있어서,
    상기 매립 패턴들은 상기 게이트 전극과 수직적으로 중첩되지 않는 반도체 소자.
  8. 제1항에 있어서,
    상기 기판과 상기 게이트 전극 사이의 게이트 절연막을 더 포함하고,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 반도체 소자.
  9. 제1항에 있어서,
    상기 기판 내에, 상기 웰 영역과 상기 드레인 영역 사이의 상기 제1 도전형을 갖는 드리프트 영역을 더 포함하고,
    상기 드레인 영역은 상기 드리프트 영역 내에 배치되는 반도체 소자.
  10. 제1항에 있어서,
    상기 드레인 영역은 상기 웰 영역 내에 배치되고,
    평면적 관점에서, 상기 드레인 영역은 상기 게이트 전극을 사이에 두고 상기 소스 영역과 이격된 반도체 소자.
  11. 기판;
    상기 기판 상의 게이트 전극;
    상기 기판 내의 상기 게이트 전극의 일측에 제1 도전형을 갖는 제1 및 제2 소스 영역들 및 상기 기판 내의 상기 게이트 전극의 다른 일측에 상기 제1 도전형을 갖는 드레인 영역, 여기서 상기 제1 및 제2 소스 영역들은 상기 기판 내의 제2 도전형을 갖는 웰 영역 내에 배치되고;
    상기 제1 및 제2 소스 영역들 사이에 개재된 상기 제2 도전형을 갖는 웰 콘택 영역, 여기서 상기 웰 콘택 영역은 상기 웰 영역 내에 배치되고; 및
    평면적 관점에서, 서로 이격되어 상기 웰 콘택 영역을 따라 배열된 복수개의 매립 패턴들을 포함하되,
    상기 제1 및 제2 소스 영역들과 상기 웰 콘택 영역은 등전위를 이루는 반도체 소자.
  12. 제11항에 있어서,
    상기 매립 패턴들은 상기 제1 및 제2 소스 영역들 사이에 개재된 반도체 소자.
  13. 제11항에 있어서,
    평면적 관점에서, 상기 매립 패턴들은 상기 웰 콘택 영역에 의해 둘러싸인 반도체 소자.
  14. 제11항에 있어서,
    상기 웰 콘택 영역은 복수개로 제공되고,
    평면적 관점에서, 상기 매립 패턴들 및 상기 웰 콘택 영역들은 상기 제1 및 제2 소스 영역들 사이에서 교번적으로 제공되는 반도체 소자.
  15. 제11항에 있어서,
    상기 매립 패턴들 중 적어도 하나의 일부는, 상기 제1 소스 영역 또는 상기 제2 소스 영역의 일부와 수직적으로 중첩되는 반도체 소자.
  16. 제11항에 있어서,
    상기 게이트 전극, 상기 제1 및 제2 소스 영역들 및 상기 드레인 영역은, 상기 기판의 상면에 평행한 제1 방향으로 연장되고,
    상기 매립 패턴들은 상기 제1 방향을 따라 배열되는 반도체 소자.
  17. 제11항에 있어서,
    상기 매립 패턴들은 상기 게이트 전극과 수직적으로 중첩되지 않는 반도체 소자.
  18. 제11항에 있어서,
    상기 기판과 상기 게이트 전극 사이의 게이트 절연막을 더 포함하고,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 반도체 소자.
  19. 제11항에 있어서,
    상기 기판 내에, 상기 웰 영역과 상기 드레인 영역 사이의 상기 제1 도전형을 갖는 드리프트 영역을 더 포함하고,
    상기 드레인 영역은 상기 드리프트 영역 내에 배치되는 반도체 소자.
  20. 제11항에 있어서,
    상기 드레인 영역은 상기 웰 영역 내에 배치되고,
    평면적 관점에서, 상기 드레인 영역은 상기 게이트 전극을 사이에 두고 상기 소스 영역과 이격된 반도체 소자.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236367B2 (en) 2017-07-06 2019-03-19 Globalfoundries Inc. Bipolar semiconductor device with silicon alloy region in silicon well and method for making
US10593773B2 (en) 2017-09-29 2020-03-17 Texas Instruments Incorporated LDMOS with high-k drain STI dielectric
TWI748233B (zh) * 2018-08-29 2021-12-01 美商高效電源轉換公司 具有降低導通電阻之橫向功率元件
US11302811B2 (en) 2018-12-21 2022-04-12 Hitachi Energy Switzerland Ag Silicon carbide power device with MOS structure and stressor
CN111564496B (zh) * 2020-04-30 2021-07-06 长江存储科技有限责任公司 一种半导体器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278100A (ja) * 2008-05-16 2009-11-26 Asahi Kasei Electronics Co Ltd 横方向半導体デバイスおよびその製造方法
KR20140029027A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7741661B2 (en) 2002-08-14 2010-06-22 Advanced Analogic Technologies, Inc. Isolation and termination structures for semiconductor die
US7315067B2 (en) 2004-07-02 2008-01-01 Impinj, Inc. Native high-voltage n-channel LDMOSFET in standard logic CMOS
US7282410B2 (en) 2004-07-21 2007-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Flash memory process with high voltage LDMOS embedded
US8004038B2 (en) 2006-05-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Suppression of hot-carrier effects using double well for thin gate oxide LDMOS embedded in HV process
US7476591B2 (en) 2006-10-13 2009-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral power MOSFET with high breakdown voltage and low on-resistance
US9059282B2 (en) 2007-12-03 2015-06-16 Infineon Technologies Ag Semiconductor devices having transistors along different orientations
US8163621B2 (en) 2008-06-06 2012-04-24 Globalfoundries Singapore Pte. Ltd. High performance LDMOS device having enhanced dielectric strain layer
JP2010067955A (ja) 2008-08-13 2010-03-25 Seiko Instruments Inc 半導体装置およびその製造方法
US8008687B2 (en) 2009-05-26 2011-08-30 Vanguard International Semiconductor Corporation Electrostatic discharge protection device
KR101128716B1 (ko) 2009-11-17 2012-03-23 매그나칩 반도체 유한회사 반도체 장치
KR101175228B1 (ko) 2009-12-04 2012-08-21 매그나칩 반도체 유한회사 반도체 장치
EP2402998B1 (en) 2010-07-01 2020-04-08 ams AG Method of producing a p-channel LDMOS transistor
US8598660B2 (en) 2011-06-01 2013-12-03 International Business Machines Corporation Stress enhanced LDMOS transistor to minimize on-resistance and maintain high breakdown voltage
US9082751B2 (en) 2011-09-14 2015-07-14 Broadcom Corporation Half-FinFET semiconductor device and related method
US20130270636A1 (en) 2012-04-17 2013-10-17 Broadcom Corporation Transistor Having An Isolated Body For High Voltage Operation
KR101883010B1 (ko) 2012-08-06 2018-07-30 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US8928078B2 (en) * 2012-12-25 2015-01-06 Richtek Technology Corporation, R.O.C. Double diffused metal oxide semiconductor device and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009278100A (ja) * 2008-05-16 2009-11-26 Asahi Kasei Electronics Co Ltd 横方向半導体デバイスおよびその製造方法
KR20140029027A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치

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