KR101707465B1

KR101707465B1 - 반도체 소자

Info

Publication number: KR101707465B1
Application number: KR1020150013578A
Authority: KR
Inventors: 송태중; 박재호; 백상훈; 김진태; 양기용; 원효식
Original assignee: 삼성전자주식회사
Priority date: 2014-08-25
Filing date: 2015-01-28
Publication date: 2017-02-20
Also published as: KR20160025435A

Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터에 있어서 전력 노드와 연결되는 제1 변형 콘택의 면적을 넓힘으로써 전압 강하(IR-DROP)를 줄일 수 있다. 나아가, 출력 노드와 연결되는 제2 변형 콘택의 이격 거리를 넓히고 제2 변형 콘택의 면적을 줄임으로써 기생 캐패시턴스를 감소시킬 수 있다. 이로써 소자의 전기적 특성이 향상될 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.

소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.

본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.

본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.

본 발명의 개념에 따른, 반도체 소자는, 활성 패턴을 갖는 기판; 상기 활성 패턴을 가로지르고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 구조체; 상기 게이트 구조체 양 측의 상기 활성 패턴들 내의 제1 및 제2 소스/드레인 영역들; 및 상기 제1 및 제2 소스/드레인 영역들에 각각 접촉하는 제1 변형 콘택 및 제2 변형 콘택을 포함할 수 있다. 이때, 상기 게이트 구조체로부터 상기 제1 변형 콘택이 수평적으로 이격된 제1 거리는, 상기 게이트 구조체로부터 상기 제2 변형 콘택이 수평적으로 이격된 제2 거리보다 작을 수 있다.

상기 제1 변형 콘택이 상기 제1 소스/드레인 영역과 접촉하는 면적은, 상기 제2 변형 콘택이 상기 제2 소스/드레인 영역과 접촉하는 면적보다 더 클 수 있다.

상기 제1 변형 콘택은 전원 전압이 인가되는 전력 노드(power node)와 연결되고, 상기 제2 변형 콘택은 출력 노드(output node)와 연결될 수 있다.

상기 제1 거리는, 상기 게이트 구조체로부터 상기 제1 변형 콘택이 제2 방향에 따라 이격된 거리이며, 상기 제2 거리는 상기 게이트 구조체로부터 상기 제2 변형 콘택이 상기 제2 방향의 반대 방향에 따라 이격된 거리이고, 상기 제2 방향은 상기 기판의 상면에 평행하면서 상기 제1 방향과 교차하는 방향일 수 있다.

상기 제1 변형 콘택은 상기 게이트 구조체와 마주보는 제1 측벽을 포함하고, 상기 제2 변형 콘택은 상기 게이트 구조체와 마주보는 제2 측벽을 포함하며, 상기 제1 및 제2 변형 콘택들의 상면들은 동일한 레벨에 위치하고, 상기 제1 측벽의 면적은 상기 제2 측벽의 면적보다 더 클 수 있다.

상기 활성 패턴은 복수개로 제공되고, 상기 활성 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 게이트 구조체는 복수개의 상기 활성 패턴들을 가로지를 수 있다.

상기 기판 내에 상기 활성 패턴들을 정의하는 소자 분리 패턴들을 더 포함하고, 상기 활성 패턴들의 상부들은 상기 소자 분리 패턴들의 상면들 위로 돌출될 수 있다.

상기 활성 패턴들의 상기 상부들은 상기 제1 및 제2 소스/드레인 영역들 사이에 개재된 활성 핀들을 포함하고, 상기 게이트 구조체는 각각의 상기 활성 핀들의 측벽들 및 상면을 덮을 수 있다.

상기 제1 변형 콘택은 상기 활성 패턴들을 가로지르며 상기 제1 소스/드레인 영역들과 접촉하고, 상기 제2 변형 콘택은 상기 활성 패턴들을 가로지르며 상기 제2 소스/드레인 영역들과 접촉하고, 상기 제1 변형 콘택이 상기 제1 소스/드레인 영역들과 접촉하는 면적은, 상기 제2 변형 콘택이 상기 제2 소스/드레인 영역들과 접촉하는 면적보다 더 클 수 있다.

상기 제1 변형 콘택이 접촉하는 상기 제1 소스/드레인 영역들의 개수는, 상기 제2 변형 콘택이 접촉하는 상기 제2 소스/드레인 영역들의 개수보다 더 많을 수 있다.

상기 제1 변형 콘택이 상기 제1 방향으로 연장된 길이는, 상기 제2 변형 콘택이 상기 제1 방향으로 연장된 길이보다 더 길 수 있다.

상기 게이트 구조체는 게이트 전극, 및 상기 게이트 전극과 상기 활성 패턴들 사이에 개재된 게이트 절연 패턴을 포함하고, 상기 게이트 절연 패턴은 상기 게이트 전극의 바닥면을 따라 상기 게이트 전극과 함께 상기 제1 방향으로 연장될 수 있다.

상기 게이트 구조체는 복수개로 제공되어, 상기 게이트 구조체들은 제2 방향으로 서로 이격된 제1, 제2 및 제3 게이트 구조체들을 포함하고, 상기 제1 변형 콘택은 상기 제1 및 제2 게이트 구조체들 사이에 배치되고, 상기 제2 변형 콘택은 상기 제2 및 제3 게이트 구조체들 사이에 배치되며, 상기 제1 및 제2 게이트 구조체들이 서로 이격된 거리는 상기 제2 및 제3 게이트 구조체들이 서로 이격된 거리보다 더 작고, 상기 제2 방향은 상기 기판의 상면에 평행하면서 상기 제1 방향과 교차하는 방향일 수 있다.

상기 제2 및 제3 게이트 구조체들이 서로 이격된 상기 거리는, 상기 제1 및 제2 게이트 구조체들이 서로 이격된 거리의 1.5배 내지 2.5배일 수 있다.

본 발명의 다른 개념에 따른, 반도체 소자는, 제1 전력 노드와 출력 노드 사이에 배치되며, 입력 노드(input node)에 접속된 제1 게이트를 포함하는 제1 도전형의 제1 트랜지스터; 및 제2 전력 노드와 상기 출력 노드 사이에 배치되며, 상기 입력 노드에 접속된 제2 게이트를 포함하는 제2 도전형의 제2 트랜지스터를 포함할 수 있다. 이때, 상기 제1 트랜지스터는 상기 제1 전력 노드와 전기적으로 연결된 제1 변형 콘택, 및 상기 출력 노드와 전기적으로 연결된 제2 변형 콘택을 포함하고, 상기 제2 트랜지스터는 상기 제2 전력 노드와 전기적으로 연결된 제3 변형 콘택, 및 상기 출력 노드와 전기적으로 연결된 제4 변형 콘택을 포함하며, 상기 제1 변형 콘택이 상기 제1 트랜지스터와 연결되는 면적은, 상기 제2 변형 콘택이 상기 제1 트랜지스터와 연결되는 면적보다 더 크고, 상기 제3 변형 콘택이 상기 제2 트랜지스터와 연결되는 면적은, 상기 제4 변형 콘택이 상기 제2 트랜지스터와 연결되는 면적보다 더 클 수 있다.

상기 제1 게이트로부터 상기 제1 변형 콘택이 수평적으로 이격된 거리는, 상기 제1 게이트로부터 상기 제2 변형 콘택이 수평적으로 이격된 거리보다 작고, 상기 제2 게이트로부터 상기 제3 변형 콘택이 수평적으로 이격된 거리는, 상기 제2 게이트로부터 상기 제4 변형 콘택이 수평적으로 이격된 거리보다 작을 수 있다.

본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 활성 패턴을 형성하는 것; 상기 활성 패턴을 가로지르고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 구조체를 형성하는 것; 상기 게이트 구조체 양 측의 상기 활성 패턴 내에 소스/드레인 영역들을 형성하는 것; 상기 기판 상에 상기 활성 패턴, 상기 게이트 구조체, 및 상기 소스/드레인 영역들을 덮는 층간 절연막을 형성하는 것; 및 상기 층간 절연막을 관통하고, 상기 소스/드레인 영역들을 노출하는 콘택 홀들을 형성하는 것을 포함할 수 있다. 이때, 상기 콘택 홀들을 형성하는 것은: 상기 콘택 홀들을 정의하는 콘택 홀 레이아웃들을 형성하는 것, 이때 적어도 하나의 상기 콘택 홀 레이아웃은 마커로 표시되고(annotated); 상기 콘택 홀 레이아웃들을 이용하여 표준 콘택 홀들, 및 상기 마커로 표시된 상기 적어도 하나의 콘택 홀 레이아웃을 이용하여 변형 콘택 홀을 정의하는 마스크를 형성하는 것; 및 상기 마스크를 이용하여 상기 소스/드레인 영역들을 노출하는 표준 콘택 홀들 및 적어도 하나의 변형 콘택 홀을 형성하는 것을 포함할 수 있다.

상기 변형 콘택 홀의 홀 면적은 상기 표준 콘택 홀들의 홀 면적과 다르고, 상기 게이트 구조체로부터 상기 변형 콘택 홀이 수평적으로 이격된 거리는, 상기 게이트 구조체로부터 상기 표준 콘택 홀들이 수평적으로 이격된 거리와 다를 수 있다.

상기 마커는, 상기 표준 콘택 홀들의 홀 면적을 기준으로 상기 변형 콘택 홀의 홀 면적의 변화량, 또는 상기 표준 콘택 홀들이 상기 게이트 구조체로부터 수평적으로 이격된 거리를 기준으로 상기 변형 콘택 홀이 상기 게이트 구조체로부터 수평적으로 이격된 거리의 변화량을 정의하며, 상기 홀 면적의 변화량 및 상기 거리의 변화량은 양의 값 또는 음의 값을 가질 수 있다.

상기 제조 방법은, 상기 표준 콘택 홀들을 도전 물질로 채워 제1 변형 콘택들을 형성하는 것; 및 상기 변형 콘택 홀을 도전 물질로 채워 제2 변형 콘택을 형성하는 것을 더 포함할 수 있다. 이때, 상기 제2 변형 콘택은, 전원 전압이 인가되는 전력 노드 또는 출력 노드와 연결될 수 있다.

본 발명은 전계 효과 트랜지스터에 있어서, 전력 노드와 연결되는 제1 변형 콘택의 면적을 넓힘으로써 전압 강하(IR-DROP)를 줄일 수 있다. 나아가, 출력 노드와 연결되는 제2 변형 콘택의 이격 거리를 넓히고 제2 변형 콘택의 면적을 줄임으로써 기생 캐패시턴스를 감소시킬 수 있다. 이로써 소자의 전기적 특성이 향상될 수 있다.

또한, 본 발명은 레이아웃 상의 마커들을 이용하여, 다수개의 표준 셀 라이브러리를 형성할 필요 없이 하나의 표준 셀 라이브러리를 가지고 표준 콘택들과는 다른 크기 및 이격 거리를 갖는 변형 콘택들을 형성할 수 있다.

도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 1b는 도 1a의 I-I'선에 따른 단면도이다.
도 1c는 도 1a의 II-II'선에 따른 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순서도이다.
도 3a 내지 도 5a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 5b는 각각 도 3a 내지 도 5a의 I-I'에 따른 단면도들이다.
도 5c는 도 5a의 II-II'에 따른 단면도이다.
도 6는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자를 제조하기 위한 간략 회로도이다.
도 8은 도 7에 따른 간략 회로도로 구현된 반도체 소자의 레이아웃을 나타내는 평면도이다.
도 9은 본 발명의 다른 실시예에 따른 반도체 소자에 있어서, 인버터의 간략 회로도이다.
도 10a는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다.
도 10b는 도 10a의 I-I'선에 따른 단면도이다.
도 10c는 도 10a의 II-II'선에 따른 단면도이다.
도 10d는 도 10a의 III-III'선에 따른 단면도이다.
도 10e는 도 10a의 IV-IV'선에 따른 단면도이다.
도 11a 내지 도 14a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 11b 내지 도 14b는 각각 도 11a 내지 도 14a의 I-I'에 따른 단면도들이다.
도 12c 내지 도 14c는 각각 도 12a 내지 도 14a의 II-II'에 따른 단면도들이다.
도 14d는 도 14a의 III-III'에 따른 단면도이다.
도 11c, 9d, 10d 및 11e는 각각 도 11a 내지 도 14a의 IV-IV'에 따른 단면도들이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

실시예 1

도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 도 1b는 본 발명의 일 실시예에 따른 반도체 소자로서, 도 1a의 I-I'선에 따른 단면도이다. 도 1c는 본 발명의 일 실시예에 따른 반도체 소자로서, 도 1a의 II-II'선에 따른 단면도이다.

도 1a 내지 도 1c를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 도시되진 않았지만, 상기 기판(100) 내에 활성 패턴을 정의하는 소자 분리 패턴(미도시)이 배치될 수 있다.

상기 활성 패턴은 상기 소자 분리 패턴에 의하여 둘러싸인 상기 기판(100)의 일부분에 해당할 수 있다. 상기 활성 패턴은 복수 개로 제공될 수 있다. 상기 활성 패턴은 제1 도전형의 도펀트로 도핑될 수 있다. 상기 활성 패턴 및 상기 소자 분리 패턴에 대한 구체적인 설명은 본 발명의 또 다른 실시에에서 후술한다.

상기 기판(100) 상에 게이트 구조체(GS)가 배치될 수 있다. 상기 게이트 구조체(GS)는 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 상기 게이트 구조체(GS)는 차례로 적층된 게이트 절연 패턴(110), 게이트 전극(120), 및 캐핑 패턴(130)을 포함할 수 있다. 상기 게이트 절연 패턴(110)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극(120)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(130)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 게이트 구조체(GS)의 양 측벽들 상에 게이트 스페이서들(140)이 배치될 수 있다. 상기 게이트 스페이서들(140)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.

상기 게이트 구조체(GS)의 양 측의 상기 활성 패턴 내에 소스/드레인 영역들(SD)이 배치될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑된 영역들일 수 있다. 도시되진 않았지만, 각각의 상기 소스/드레인 영역들(SD) 상에는 금속 실리사이드(Metal Silicide)가 더 배치될 수 있다. 상기 금속 실리사이드는 상기 상기 소스/드레인 영역(SD) 내 반도체 원소와 금속의 반응에 의하여 형성될 수 있다.

상기 기판(100) 상에 상기 게이트 구조체(GS)를 덮는 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 기판(100) 상에 상기 제1 층간 절연막(150)을 관통하여 상기 소스/드레인 영역들(SD)과 접촉하는 콘택들(CA, CA1, CA2)이 배치될 수 있다. 상기 콘택들(CA, CA1, CA2)은 상기 게이트 구조체(GS)의 양 측에 배치되며, 상기 게이트 구조체(GS)의 일 측벽을 따라 상기 제1 방향(D1)으로 배열될 수 있다. 상기 콘택들(CA, CA1, CA2)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 또한, 상기 콘택들(CA, CA1, CA2)의 상면들은 실질적으로 동일 레벨을 가질 수 있다. 상기 콘택들(CA, CA1, CA2)은 표준 콘택들(CA), 제1 변형 콘택(CA1), 및 제2 변형 콘택(CA2)을 포함할 수 있다.

상기 표준 콘택들(CA)은 상기 게이트 구조체(GS)를 사이에 두고 서로 이격될 수 있다. 어느 하나의 상기 표준 콘택들(CA)은 상기 게이트 구조체(GS)와 상기 제2 방향(D2)으로 표준 거리(S0)만큼 이격될 수 있다. 평면적 관점에서, 상기 표준 콘택들(CA)은 표준 면적(A0)을 가질 수 있다. 상기 표준 면적(A0)은 상기 표준 콘택들(CA)이 상기 소스/드레인 영역들(SD)과 접촉하는 면적에 대응할 수 있다. 나아가, 상기 표준 콘택들(CA)은 상기 제2 방향(D2)으로의 표준 폭(W0) 및 상기 제1 방향(D1)으로의 표준 길이(L0)를 가질 수 있다. 상기 표준 콘택들(CA)은 상기 게이트 구조체(GS)와 마주보는 제1 측벽들(SW1)을 포함할 수 있다.

상기 제1 변형 콘택(CA1)은 상기 게이트 구조체(GS)의 어느 일 측에 배치될 수 있다. 상기 제1 변형 콘택(CA1)은 상기 게이트 구조체(GS)와 상기 제2 방향(D2)으로 제1 거리(S1)만큼 이격될 수 있다. 상기 제1 거리(S1)는 상기 표준 거리(S0)보다 같거나 작을 수 있다. 평면적 관점에서, 상기 제1 변형 콘택(CA1)은 제1 면적(A1)을 가질 수 있다. 상기 제1 면적(A1)은 상기 제1 변형 콘택(CA1)이 상기 소스/드레인 영역(SD)과 접촉하는 면적에 대응할 수 있다. 상기 제1 면적(A1)은 상기 표준 면적(A0)보다 클 수 있다. 나아가, 상기 제1 변형 콘택(CA1)은 상기 제2 방향(D2)으로의 제1 폭(W1) 및 상기 제1 방향(D1)으로의 제1 길이(L1)를 가질 수 있다. 상기 제1 폭(W1)은 상기 표준 폭(W0)보다 더 크거나 같을 수 있다. 상기 제1 길이(L1)는 상기 표준 길이(L0)보다 더 크거나 같을 수 있다. 상기 제1 변형 콘택(CA1)은 상기 게이트 구조체(GS)와 마주보는 제2 측벽(SW2)을 포함할 수 있다. 상기 제2 측벽(SW2)의 면적은 상기 제1 측벽(SW1)의 면적보다 더 크거나 같을 수 있다.

상기 제2 변형 콘택(CA2)은 상기 게이트 구조체(GS)의 다른 일 측에 배치될 수 있다. 상기 제2 변형 콘택(CA2)은 상기 게이트 구조체(GS)와 상기 제2 방향(D2)으로 제2 거리(S2)만큼 이격될 수 있다. 상기 제2 거리(S2)는 상기 표준 거리(S0)보다 같거나 클 수 있다. 평면적 관점에서, 상기 제2 변형 콘택(CA2)은 제2 면적(A2)을 가질 수 있다. 상기 제2 면적(A2)은 상기 제2 변형 콘택(CA2)이 상기 소스/드레인 영역(SD)과 접촉하는 면적에 대응할 수 있다. 상기 제2 면적(A2)은 상기 표준 면적(A0)보다 작을 수 있다. 나아가, 상기 제2 변형 콘택(CA2)은 상기 제2 방향(D2)으로의 제2 폭(W2) 및 상기 제1 방향(D1)으로의 제2 길이(L2)를 가질 수 있다. 상기 제2 폭(W2)은 상기 표준 폭(W0)보다 더 작거나 같을 수 있다. 상기 제2 길이(L2)는 상기 표준 길이(L0)보다 더 작거나 같을 수 있다. 상기 제2 변형 콘택(CA2)은 상기 게이트 구조체(GS)와 마주보는 제3 측벽(SW3)을 포함할 수 있다. 상기 제3 측벽(SW3)의 면적은 상기 제1 측벽(SW1)의 면적보다 더 작거나 같을 수 있다.

상기 제1 및 제2 변형 콘택들(CA1, CA2)에 있어서, 상기 제1 면적(A1)은 상기 제2 면적(A2)보다 더 클 수 있다. 상기 제1 거리(S1)는 상기 제2 거리(S2)보다 더 작을 수 있다. 상기 제1 길이(L1)는 상기 제2 길이(L2)보다 더 클 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 변형 콘택(CA1)은 전원 전압이 인가되는 전력 노드(power node)와 연결될 수 있고, 상기 제2 변형 콘택(CA2)은 회로에서 처리된 시그널을 출력하는 출력 노드(output node)와 연결될 수 있다. 상기 전원 전압은 구동 전압 또는 접지 전압일 수 있다. 즉, 전계 효과 트랜지스터는 상기 제1 변형 콘택(CA1)을 통해 상기 전력 노드와 연결될 수 있다. 이때, 상기 제1 변형 콘택(CA1)은 상대적으로 넓은 제1 면적(A1)을 가지므로, 상기 전력 노드와 상기 전계 효과 트랜지스터 사이의 저항을 줄일 수 있다. 따라서, 전압 강하(IR-DROP)를 줄여 소자의 특성을 개선할 수 있다.

나아가, 상기 전계 효과 트랜지스터는 상기 제2 변형 콘택(CA2)을 통해 상기 출력 노드와 연결될 수 있다. 여기서, 상기 제2 변형 콘택(CA2)과 상기 게이트 구조체(GS) 사이에 기생 캐패시턴스가 형성될 수 있다. 상기 기생 캐패시턴스가 증가할수록 소자의 작동 스피드가 감소될 수 있는 문제점이 있다. 한편, 본 발명은 상기 제2 변형 콘택(CA2)이 상대적으로 큰 이격 거리(즉, 상기 제2 거리(S2))를 가지므로, 상기 기생 캐패시턴스가 감소될 수 있다. 나아가, 상기 제2 변형 콘택(CA2)은 상대적으로 작은 면적의 상기 제3 측벽(SW3)을 가지므로, 상기 기생 캐패시턴스가 감소될 수 있다. 따라서, 소자의 스피드를 개선할 수 있다.

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순서도이다.

도 2를 참조하면, 앞서 도 1a 내지 도 1c를 참조하여 설명한 반도체 소자를 제조하는 방법은, 회로도를 설계하는 것(S10), 레이아웃을 구성하는 것(S20), 마스크를 형성하는 것(S30), 및 포토레지스트 공정을 수행하는 것(S40)을 포함할 수 있다. 특히, 앞서 도 1a 내지 도 1c를 참조하여 설명한 제1 및 제2 변형 콘택들(CA1, CA2)을 형성하기 위하여, 상기 회로도 설계 단계(S10) 또는 상기 레이아웃 구성 단계(S20)에서 파라미터 또는 마커를 이용한 표시(annotated)가 수행될 수 있다. 상기 파라미터 또는 상기 마커를 이용해 실제 반도체 공정(예를 들어, 마스크 형성 단계(S30) 및 포토레지스트 공정 단계(S40))에서 표준 콘택들(CA)과 다른 형태를 갖는 상기 제1 및 제2 변형 콘택들(CA1, CA2)을 구현할 수 있다.

도 3a 내지 도 5a는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 3b 내지 도 5b는 각각 도 3a 내지 도 5a의 I-I'에 따른 단면도들이고, 도 5c는 도 5a의 II-II'에 따른 단면도이다. 본 실시예에서는 앞서 도 2를 참조하여 설명한 레이아웃 구성 단계(S20)에서의 마커를 이용해, 제1 및 제2 변형 콘택들(CA1, CA2)을 구현하는 방법을 중심으로 설명한다.

도 3a 및 도 3b를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 도시되진 않았지만, 상기 기판(100) 내에 활성 패턴을 정의하는 소자 분리 패턴(미도시)이 형성될 수 있다. 상기 소자 분리 패턴은 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다.

상기 기판(100) 상에 상기 활성 패턴을 가로지르며 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 연장되는 게이트 구조체(GS)가 형성될 수 있다. 상기 게이트 구조체(GS)는 라인 형태일 수 있다. 상기 게이트 구조체(GS)는 차례로 적층된 게이트 절연 패턴(110), 게이트 전극(120), 및 캐핑 패턴(130)을 포함할 수 있다. 상기 게이트 절연 패턴(110)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극(120)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(130)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 게이트 절연 패턴(110), 상기 게이트 전극(120), 및 상기 캐핑 패턴(130)을 형성하는 것은, 상기 기판(100) 상에 게이트 절연막, 게이트 막, 및 캐핑막을 형성한 후, 패터닝 공정을 수행하여 형성될 수 있다. 상기 게이트 절연막, 상기 게이트 막, 및 상기 캐핑막은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다.

상기 게이트 구조체(GS)의 양 측벽들 상에 게이트 스페이서들(140)이 형성될 수 있다. 상기 게이트 스페이서들(140)을 형성하는 것은, 상기 기판(100) 및 상기 게이트 구조체(GS)를 덮는 스페이서 막을 콘포말하게 형성하는 것, 및 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서 막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

도 4a 및 도 4b를 참조하면, 상기 게이트 구조체(GS)가 형성된 결과물 상에 이온 주입 공정을 수행하여, 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 게이트 구조체(GS)의 양 측의 상기 활성 패턴 내에 형성될 수 있다. 상기 이온 주입 공정은 상기 게이트 구조체(GS)를 이온 주입 마스크로 사용하여 수행될 수 있다. 이에 따라, 상기 게이트 구조체(GS)의 아래에 배치되어, 상기 게이트 구조체(GS)와 수직적으로 중첩하는 상기 활성 패턴의 부분에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다. 상기 소스/드레인 영역들(SD)은, 상기 기판(100)의 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다.

상기 기판(100) 상에 상기 게이트 구조체(GS)를 덮는 제1 층간 절연막(150)이 형성될 수 있다. 상기 제1 층간 절연막(150)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

도 6는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다.

도 6를 참조하면, 레이아웃 판(200)에 트랜지스터의 게이트를 정의하는 게이트 레이아웃(tGS)이 배치될 수 있다. 상기 게이트 레이아웃(tGS)의 양 측에 후술할 콘택 홀들을 정의하는 콘택 홀 레이아웃들(tCA)이 배치될 수 있다. 상기 콘택 홀 레이아웃들(tCA)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 인접하는 상기 콘택 홀 레이아웃들(tCA)은 상기 게이트 레이아웃(tGS)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 방향(D2)은 상기 제1 방향(D1)과 서로 교차하는 방향일 수 있다.

상기 게이트 레이아웃(tGS) 및 상기 콘택 홀 레이아웃들(tCA)은 표준 셀 라이브러리(standard cell library)를 통해 구성될 수 있다. 즉, 하나의 표준 셀 라이브러리를 통해서 동일한 크기의 상기 콘택 홀 레이아웃들(tCA)이 배치될 수 있다. 나아가, 상기 콘택 홀 레이아웃들(tCA)은 상기 게이트 레이아웃(tGS)으로부터 동일한 표준 거리(S0)만큼 이격될 수 있다.

본 발명의 실시예들에 있어서, 적어도 하나의 상기 콘택 홀 레이아웃(tCA)은 제1 마커(MA1)로 표시(annotated)될 수 있다. 적어도 하나의 다른 상기 콘택 홀 레이아웃(tCA)은 제2 마커(MA2)로 표시될 수 있다. 상기 제1 마커(MA1)는 후술할 제1 변형 콘택 홀(H2)을 정의할 수 있고, 상기 제2 마커(MA2)는 후술할 제2 변형 콘택 홀(H3)을 정의할 수 있다.

보다 구체적으로, 도 5a를 참조하면, 상기 제1 마커(MA1)는 후술할 표준 콘택 홀들(H1)의 표준 면적(노출 면적, A0)을 기준으로 상기 제1 변형 콘택 홀(H2)의 제1 면적(A1)의 변화량을 나타낼 수 있다. 이때, 상기 제1 마커(MA1)는 상기 제1 면적(A1)의 변화량이 양의 값을 가질 수 있다. 즉, 상기 제1 마커(MA1)는 상기 제1 변형 콘택 홀(H2)이 상기 표준 콘택 홀들(H1)에 비해 더 큰 노출 면적을 가질 수 있음을 정의한다. 상기 제1 마커(MA1)는 상기 표준 콘택 홀들(H1)이 상기 게이트 구조체(GS)로부터 수평적으로 이격된 상기 표준 거리(S0)를 기준으로 상기 제1 변형 콘택 홀(H2)이 상기 게이트 구조체(GS)로부터 수평적으로 이격된 제1 거리(S1)의 변화량을 나타낼 수 있다. 이때, 상기 제1 마커(MA1)는 상기 제1 거리(S1)의 변화량이 음의 값을 가질 수 있다. 즉, 상기 제1 마커(MA1)는 상기 제1 변형 콘택 홀(H2)이 상기 표준 콘택 홀들(H1)에 비해 상기 게이트 구조체(GS)와 더 가까이 배치됨을 정의한다.

도 5a를 참조하면, 상기 제2 마커(MA2)는 후술할 표준 콘택 홀들(H1)의 표준 면적(노출 면적, A0)을 기준으로 상기 제2 변형 콘택 홀(H3)의 제2 면적(A2)의 변화량을 나타낼 수 있다. 이때, 상기 제2 마커(MA2)는 상기 제2 면적(A2)의 변화량이 음의 값을 가질 수 있다. 즉, 상기 제2 마커(MA2)는 상기 제2 변형 콘택 홀(H3)이 상기 표준 콘택 홀들(H1)에 비해 더 작은 노출 면적을 가질 수 있음을 정의할 수 있다. 상기 제2 마커(MA2)는 상기 표준 거리(S0)를 기준으로 상기 제2 변형 콘택 홀(H3)이 상기 게이트 구조체(GS)로부터 수평적으로 이격된 제2 거리(S2)의 변화량을 나타낼 수 있다. 이때, 상기 제2 마커(MA2)는 상기 제2 거리(S2)의 변화량이 양의 값을 가질 수 있다. 즉, 상기 제2 마커(MA2)는 상기 제2 변형 콘택 홀(H3)이 상기 표준 콘택 홀들(H1)에 비해 상기 게이트 구조체(GS)와 더 멀리 배치됨을 정의할 수 있다.

본 발명은, 하나의 표준 셀 라이브러리를 통해 구성되는 표준 트랜지스터들에 있어서, 이중 적어도 하나의 변형 트랜지스터의 변형 콘택들은 표준 콘택들(CA)과 다르게 형성됨을 상기 마커들(M1, M2)을 통해 정의할 수 있다. 이로써, 다수개의 표준 셀 라이브러리를 형성할 필요 없이, 하나의 표준 셀 라이브러리를 가지고 본 발명의 실시예들에 따른 반도체 소자의 레이아웃을 형성할 수 있다. 상기 레아이웃을 통해 상기 마커들(M1, M2)이 표시된 콘택 홀 레이아웃들(tCA)은 표준 콘택 홀들(H1)과는 다른 크기 및 상기 게이트 구조체(GS)와의 다른 이격 거리를 갖는 변형 콘택 홀들(H2, H3)로 형성할 수 있다.

도 5a 내지 도 5c를 참조하면, 상기 도 6를 참조하여 설명한 레이아웃을 바탕으로 콘택 홀들(H1, H2, H3)의 형성을 위한 마스크가 형성될 수 있다. 상기 마스크는 포토 레지스트 공정에 있어서의 레티클에 해당할 수 있다. 상기 마스크의 평면적 형상은, 도 5a에 나타난 본 발명에 따른 반도체 소자의 평면도에 대응할 수 있다.

구체적으로, 상기 마스크는 상기 기판(100) 상에 형성될 상기 표준 콘택 홀들(H1), 및 상기 제1 및 제2 변형 콘택 홀들(H2, H3)을 정의할 수 있다. 이때, 상기 제1 마커(MA1)를 통해 상기 표준 콘택 홀(H1)보다는 더 큰 면적(A1>A0) 및 더 작은 이격 거리(S1<S0)를 갖는 제1 변형 콘택 홀(H2)을 상기 마스크 상에 정의할 수 있다. 상기 제2 마커(MA2)를 통해 상기 표준 콘택 홀(H1)보다는 더 작은 면적(A2<A0) 및 더 큰 이격 거리(S2>S0)를 갖는 제2 변형 콘택 홀(H3)을 상기 마스크 상에 정의할 수 있다. 도시되진 않았지만, 상기 마스크를 형성할 때, 추가적으로 광 근접 보정(optical proximity correction)이 수행될 수 있다. 상기 광 근접 보정을 수행할 때, 상기 제1 및 제2 마커(MA2)들(M1, M2)을 이용해서 상기 표준 콘택 홀들(H1)을 상기 제1 및 제2 변형 콘택 홀들(H2, H3)로 상기 마스크 상에 보정할 수 있다.

상기 마스크를 이용한 패터닝 공정을 수행하여, 상기 제1 층간 절연막(150)을 관통하는 상기 표준 콘택 홀들(H1), 상기 제1 변형 콘택 홀(H2) 및 상기 제2 변형 콘택 홀(H3)이 형성될 수 있다. 상기 표준 콘택 홀들(H1), 및 상기 제1 및 제2 변형 콘택 홀들(H2, H3)은 상기 소스/드레인 영역들(SD)의 상면들의 일부를 노출할 수 있다.

상기 표준 콘택 홀들(H1)은 상기 게이트 구조체(GS)를 사이에 두고 서로 이격될 수 있다. 즉, 상기 표준 콘택 홀들(H1)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 어느 하나의 상기 표준 콘택 홀들(H1)은 상기 게이트 구조체(GS)와 상기 제2 방향(D2)으로 상기 표준 거리(S0)만큼 이격될 수 있다. 상기 표준 콘택 홀들(H1)은 표준 면적(A0)을 가질 수 있다. 상기 표준 면적(A0)은, 평면적 관점에서 상기 제1 층간 절연막(150) 내에 상기 표준 콘택 홀들(H1)이 형성된 면적일 수 있다. 나아가, 도시되진 않았지만, 상기 표준 콘택 홀들(H1)은 상기 게이트 구조체(GS)의 일 측벽을 따라 상기 제1 방향(D1)으로 배열될 수 있다.

상기 제1 변형 콘택 홀(H2)은 상기 게이트 구조체(GS)의 어느 일 측에 형성될 수 있다. 상기 제1 변형 콘택 홀(H2)은 상기 게이트 구조체(GS)와 상기 제2 방향(D2)으로 상기 제1 거리(S1)만큼 이격될 수 있다. 상기 제1 거리(S1)는 상기 표준 거리(S0)보다 작을 수 있다. 상기 제1 변형 콘택 홀들(H2)은 제1 면적(A1)을 가질 수 있다. 상기 제1 면적(A1)은, 평면적 관점에서 상기 제1 층간 절연막(150) 내에 상기 제1 변형 콘택 홀(H2)이 형성된 면적일 수 있다. 상기 제1 면적(A1)은 상기 표준 면적(A0)보다 클 수 있다. 나아가, 도시되진 않았지만, 상기 제1 변형 콘택 홀(H2)은 복수개로 제공되어, 상기 게이트 구조체(GS)의 일 측벽을 따라 상기 제1 방향(D1)으로 배열될 수 있다.

상기 제2 변형 콘택 홀(H3)은 상기 게이트 구조체(GS)의 다른 일 측에 형성될 수 있다. 상기 제2 변형 콘택 홀(H3)은 상기 게이트 구조체(GS)를 사이에 두고 상기 제1 변형 콘택 홀(H2)과 서로 이격될 수 있다. 상기 제2 변형 콘택 홀(H3)은 상기 게이트 구조체(GS)와 상기 제2 방향(D2)으로 상기 제2 거리(S2)만큼 이격될 수 있다. 상기 제2 거리(S2)는 상기 표준 거리(S0)보다 클 수 있다. 상기 제2 콘택 홀들은 제2 면적(A2)을 가질 수 있다. 상기 제2 면적(A2)은, 평면적 관점에서 상기 제1 층간 절연막(150) 내에 상기 제2 변형 콘택 홀(H3)이 형성된 면적일 수 있다. 상기 제2 면적(A2)은 상기 표준 면적(A0)보다 작을 수 있다. 나아가, 도시되진 않았지만, 상기 제2 변형 콘택 홀(H3)은 복수개로 제공되어, 상기 게이트 구조체(GS)의 일 측벽을 따라 상기 제1 방향(D1)으로 배열될 수 있다.

상기 패터닝 공정은, 상기 제1 층간 절연막(150) 상에 포토 레지스트막(미도시)을 형성하는 것, 상기 포토 레지스트막 상에 상기 마스크를 이용하여 상기 표준 콘택 홀들(H1)이 형성될 영역들을 정의하는 표준 개구부들 및 상기 제1 및 제2 변형 콘택 홀들(H2, H3)이 형성될 영역들을 정의하는 제1 및 제2 변형 개구부들을 갖는 포토 레지스트 패턴(미도시)을 형성하는 것, 상기 표준 개구부들 및 상기 제1 및 제2 변형 개구부들에 의해 노출된 상기 제1 층간 절연막(150)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다.

다시 도 1a 내지 도 1c를 참조하면, 상기 제1 층간 절연막(150) 상에 상기 표준 콘택 홀들(H1), 및 상기 제1 및 제2 변형 콘택 홀들(H2, H3)을 채우는 도전막이 형성될 수 있다. 상기 도전막은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제1 층간 절연막(150)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 표준 콘택 홀들(H1), 및 상기 제1 및 제2 변형 콘택 홀들(H2, H3) 내에 국소적으로 제공되는 콘택들(CA, CA1, CA2)이 형성될 수 있다. 상기 콘택들(CA, CA1, CA2)은, 상기 표준 콘택 홀들(H1) 내에 형성된 표준 콘택들(CA), 상기 제1 변형 콘택 홀(H2) 내에 형성된 제1 변형 콘택(CA1), 및 상기 제2 변형 콘택 홀(H3) 내에 형성된 제2 변형 콘택(CA2)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 콘택들(CA, CA1, CA2)의 상면들은 상기 제1 층간 절연막(150)의 상면들과 실질적으로 공면을 이룰 수 있다.

상기 표준 콘택들(CA)은 상기 제1 층간 절연막(150)을 관통하여, 상기 게이트 구조체(GS)의 양 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 일 예로, 평면적 관점에서, 상기 표준 콘택들(CA)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 각각의 상기 표준 콘택들(CA)은 상기 제2 방향(D2)으로의 표준 폭(W0) 및 상기 제1 방향(D1)으로의 표준 길이(L0)를 가질 수 있다.

상기 제1 변형 콘택(CA1)은 상기 제1 층간 절연막(150)을 관통하여, 상기 게이트 구조체(GS)의 어느 일 측의 상기 소스/드레인 영역(SD)과 연결될 수 있다. 일 예로, 평면적 관점에서, 상기 제1 변형 콘택(CA1)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 제1 변형 콘택들(CA1)은 상기 제2 방향(D2)으로의 제1 폭(W1) 및 상기 제1 방향(D1)으로의 제1 길이(L1)를 가질 수 있다. 상기 제1 폭(W1)은 상기 표준 폭(W0)보다 더 크거나 같을 수 있다. 상기 제1 길이(L1)는 상기 표준 길이(L0)보다 더 크거나 같을 수 있다.

상기 제2 변형 콘택(CA2)은 상기 제1 층간 절연막(150)을 관통하여, 상기 게이트 구조체(GS)의 다른 일 측의 상기 소스/드레인 영역(SD)과 연결될 수 있다. 일 예로, 평면적 관점에서, 상기 제2 변형 콘택(CA2)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 제2 변형 콘택들(CA2)은 상기 제2 방향(D2)으로의 제2 폭(W2) 및 상기 제1 방향(D1)으로의 제2 길이(L2)를 가질 수 있다. 상기 제2 폭(W2)은 상기 표준 폭(W0)보다 더 작거나 같을 수 있다. 상기 제2 길이(L2)는 상기 표준 길이(L0)보다 더 작거나 같을 수 있다.

도시되지 않았지만, 상기 게이트 구조체(GS) 상에 상기 게이트 전극(120)과 전기적으로 연결되는 게이트 콘택이 형성될 수 있다. 상기 게이트 콘택의 상면과 상기 콘택들(CA, CA1, CA2)의 상면들은, 상기 기판(100)으로부터 실질적으로 동일한 레벨에 위치할 수 있다. 상기 게이트 콘택은 상기 콘택들(CA, CA1, CA2)과 동일한 물질을 포함할 수 있다. 더하여, 상기 기판(100) 상에 상기 콘택들(CA, CA1, CA2) 및 상기 게이트 콘택에 전기적으로 연결되는 배선들(미도시)이 제공될 수 있다. 상기 배선들은 상기 콘택들(CA, CA1, CA2) 및 상기 게이트 콘택을 통하여 상기 소스/드레인 영역들(SD) 및 상기 게이트 전극(120)에 전압을 인가할 수 있다. 일 예로, 상기 배선들은 전원 전압이 인가되는 전력 노드, 및 회로에서 처리된 시그널을 출력하는 출력 노드를 포함할 수 있다.

도 7은 본 발명의 일 실시예에 따른 반도체 소자를 제조하기 위한 간략 회로도이다. 도 8은 도 7에 따른 간략 회로도로 구현된 반도체 소자의 레이아웃을 나타내는 평면도이다. 본 실시예에서는 앞서 도 2를 참조하여 설명한 회로도 설계 단계(S10)에서의 파라미터를 이용해, 제1 및 제2 변형 콘택들(CA1, CA2)을 구현하는 방법을 중심으로 설명한다.

도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 서로 직렬로 연결된 제1 트랜지스터(10) 및 제2 트랜지스터(20)를 포함할 수 있다. 상기 제1 및 제2 트랜지스터들(10, 20)의 게이트들은 하나의 공통 게이트로 이루어질 수 있다. 일 예로, 상기 제1 트랜지스터(10)의 소스 및 드레인은 전력 노드(power node) 및 출력 노드(output node)와 각각 연결될 수 있다. 이때, 상기 제1 트랜지스터(10)의 저항을 줄이고 전압 강하를 개선하기 위하여, 상기 제1 트랜지스터(10)에 앞서 도 1a 내지 도 1c를 참조하여 설명한 제1 및 제2 변형 콘택들(CA1, CA2)을 형성할 수 있다. 이를 위하여, 간략 회로도 상에, 상기 제1 및 제2 트랜지스터들(10, 20)에 파라미터들(PA1, PA2)인 α 및 β가 각각 표시(annotated)될 수 있다. 상기 α(PA1)는 상기 제2 트랜지스터(20)에 표시되어, 상기 제2 트랜지스터(20)가 형성될 크기뿐만 아니라 상기 제2 트랜지스터(20)가 표준 콘택들(CA)을 가지는 정보를 나타낼 수 있다. 상기 β(PA2) 역시 상기 제1 트랜지스터(10)가 제1 및 제2 변형 콘택들(CA1, CA2)을 가지는 정보를 나타낼 수 있다.

도 8을 참조하면, 레이아웃 판(200)에 게이트 레이아웃(tGS) 및 콘택 홀 레이아웃들(tCA1, tCA2, tCA3)이 배치될 수 있다. 상기 콘택 홀 레이아웃들(tCA1, tCA2, tCA3)은 표준 콘택 홀 레이아웃들(tCA1), 및 제1 및 제2 변형 콘택 홀 레이아웃들(tCA2, tCA3)을 포함할 수 있다. 본 실시예에 따른 레이아웃은, 앞서 도 7을 참조하여 설명한 간략 회로도 및 이에 표시된 상기 파라미터들(PA1, PA2)을 통해 구성될 수 있다. 따라서, 상기 β(PA2)가 표시된 상기 제1 트랜지스터(10)의 경우, 상기 제1 및 제2 변형 콘택 홀 레이아웃들(tCA2, tCA3)을 갖도록 구성될 수 있다.

즉, 앞서 도 6을 참조하여 설명한 레이아웃과는 달리, 도 8의 레이아웃은 앞서 도 5a를 참조하여 설명한 일 실시예에 따른 반도체 소자의 평면도에 대응할 수 있다. 즉, 상기 표준 콘택 홀 레이아웃들(tCA1), 및 상기 제1 및 제2 변형 콘택 홀 레이아웃들(tCA2, tCA3)은 표준 콘택 홀들(H1), 및 제1 및 제2 변형 콘택 홀들(H2, H3)에 각각 대응할 수 있다.

후속으로, 도 3a 내지 도 5c를 참조하여 설명한 반도체 소자의 제조방법을 이용하여 본 발명의 일 실시예에 따른 반도체 소자를 구현할 수 있다.

실시예 2

도 9은 본 발명의 다른 실시예에 따른 반도체 소자에 있어서, 인버터의 간략 회로도이다.

도 9을 참조하면, 본 실시예에 따른 반도체 소자는 로직 셀로 인버터(1)를 포함할 수 있다. 상기 인버터(1)는 서로 직렬로 연결된 제1 트랜지스터(10) 및 제2 트랜지스터(20)를 포함할 수 있다. 상기 제1 트랜지스터(10)는 PMOS일 수 있고, 상기 제2 트랜지스터(20)는 NMOS일 수 있다. 상기 제1 및 제2 트랜지스터들(10, 20)의 게이트들은 입력 노드(input node, 170)에 공통으로 연결될 수 있다. 상기 입력 노드(170)를 통해 상기 인버터(1)에 제1 시그널(IN)이 입력될 수 있다.

상기 제1 트랜지스터(10)의 소스는 제1 전력 노드(172)와 연결될 수 있다. 상기 제1 전력 노드(172)를 통해 구동 전압(VDD)이 상기 제1 트랜지스터(10)로 인가될 수 있다. 상기 제2 트랜지스터(20)의 소스는 제2 전력 노드(174)와 연결될 수 있다. 상기 제2 전력 노드(174)를 통해 접지 전압(VSS)이 상기 제2 트랜지스터(20)로 인가될 수 있다.

도시되진 않았지만, 상기 제1 전력 노드(172)와 상기 제1 트랜지스터(10)는 후술할 제1 변형 콘택(CA1)으로 연결될 수 있다. 상기 제2 전력 노드(174)와 상기 제2 트랜지스터(20)는 후술할 제1 변형 콘택(CA1)으로 연결될 수 있다. 상기 제1 변형 콘택들(CA1)로 인하여, 상기 제1 전력 노드(172)와 상기 제1 트랜지스터(10) 사이에 제1 저항(30) 및 상기 제2 전력 노드(174)와 상기 제2 트랜지스터(20) 사이에 제2 저항(40)이 형성될 수 있다. 이때, 상기 제1 저항(30)의 값 및 상기 제2 저항(40)의 값이 낮을 경우, 전압 강하(IR-DROP)를 줄여 소자의 특성이 개선될 수 있다. 이를 위해, 상기 제1 변형 콘택들(CA1)은 상대적으로 넓은 접촉 면적을 가질 수 있으며, 이에 대한 자세한 설명은 후술한다.

상기 제1 및 제2 트랜지스터들(10, 20)의 드레인들은 출력 노드(output node, 176)에 공통으로 연결될 수 있다. 상기 출력 노드(176)를 통해, 다른 회로로 상기 제1 시그널(IN)과 반대인 제2 시그널(OUT)이 전송될 수 있다.

도시되진 않았지만, 상기 출력 노드(176)와 상기 제1 및 제2 트랜지스터들(10, 20)은 후술할 제2 변형 콘택들(CA2)로 연결될 수 있다. 상기 제2 변형 콘택들(CA2)로 인하여, 상기 출력 노드(176)와 제1 및 제2 트랜지스터들(10, 20) 사이에 기생 캐패시턴스가 형성될 수 있다. 이때, 상기 기생 캐패시턴스의 값이 낮을 경우, 소자의 스피드가 개선될 수 있다. 이를 위해, 상기 제2 변형 콘택들(CA2)은 상대적으로 큰 이격 거리 및 작은 접촉 면적을 가질 수 있으며, 이에 대한 자세한 설명은 후술한다.

도 10a는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다. 도 10b는 도 10a의 I-I'선에 따른 단면도이고, 도 10c는 도 10a의 II-II'선에 따른 단면도이고, 도 10d는 도 10a의 III-III'선에 따른 단면도이고, 및 도 10e는 도 10a의 IV-IV'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1a 내지 도 1c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 9, 및 도 10a 내지 도 10e를 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100) 상에 소자 분리 패턴들(ST1, ST2)이 형성되어 활성 영역을 정의할 수 있다. 상기 소자 분리 패턴들은 제1 소자 분리 패턴들(ST1) 및 제2 소자 분리 패턴들(ST2)을 포함할 수 있다.

상기 활성 영역은 상기 제1 소자 분리 패턴들(ST1)에 의해 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 제1 소자 분리 패턴들(ST1)은 상기 기판(100)의 상면에 평행한 제2 방향(D2)으로 연장될 수 있다. 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)은 상기 제1 소자 분리 패턴(ST1)을 사이에 두고, 상기 제2 방향(D2)과 교차하는 상기 제1 방향(D1)으로 이격될 수 있다. 도시되진 않았지만, 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR)은 복수개로 제공되어, 서로 교번적으로 배열될 수 있다.

상기 제2 소자 분리 패턴들(ST2)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의할 수 있다. 상기 제2 소자 분리 패턴들(ST2)은 상기 제2 방향(D2)으로 연장될 수 있고, 이에 따라, 상기 활성 패턴들(AP)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 활성 패턴들(AP)의 각각은 상기 제2 소자 분리 패턴들(ST2)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 상기 활성 패턴들(AP)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 제공될 수 있다. 일 예로, 상기 활성 패턴들(AP)은 각 활성 영역들(PR, NR) 상에 각각 3개씩 배치될 수 있으나, 이에 한정되지 않는다.

상기 소자 분리 패턴들(ST1, ST2)은 각각 제3 방향(D3)과 반대되는 방향으로의 깊이(depth)를 가질 수 있다. 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직하는 방향으로, 상기 기판(100)의 상면에 수직한 방향일 수 있다. 일 예로, 상기 제2 소자 분리 패턴들(ST2)은 상기 제1 소자 분리 패턴들(ST1)보다 얕은 깊이를 가질 수 있다. 다른 예로, 상기 제2 소자 분리 패턴들(ST2)은 상기 제1 소자 분리 패턴들(ST1)과 실질적으로 동일한 깊이를 가질 수 있다.

상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 구조체들(GS)이 배치될 수 있다. 상기 게이트 구조체들(GS)의 각각은 차례로 적층된 게이트 절연 패턴(110), 게이트 전극(120), 및 캐핑 패턴(130)을 포함할 수 있다. 상기 게이트 구조체들(GS)의 각각의 양 측벽들 상에 게이트 스페이서들(140)이 형성될 수 있다.

상기 게이트 구조체들(GS)은 상기 제2 방향(D2)으로 서로 이격될 수 있으나, 서로 이격된 간격이 모두 동일하지 않을 수 있다. 일 예로, 상기 게이트 구조체들(GS)은 제1 내지 제3 게이트 구조체들(GS1, GS2, GS3)을 포함할 수 있다. 이때, 상기 제1 및 제2 게이트 구조체들(GS1, GS2)이 서로 이격된 거리는 상기 제2 및 제3 게이트 구조체들(GS2, GS3)이 서로 이격된 거리보다 더 작을 수 있다. 상기 제2 및 제3 게이트 구조체들(GS2, GS3)이 서로 이격된 상기 거리는, 상기 제1 및 제2 게이트 구조체들(GS1, GS2)이 서로 이격된 거리의 1.5배 내지 2.5배일 수 있다.

상기 게이트 구조체들(GS) 각각의 양 측의 상기 활성 패턴(AP)의 상부에 소스/드레인 영역들(SD)이 배치될 수 있다. 이에 따라, 상기 소스/드레인 영역들(SD) 사이에 상기 활성 핀들(AF)이 개재될 수 있다. 상기 활성 핀들(AF)은 상기 게이트 구조체들(GS)과 수직적으로 중첩될 수 있으며, 상기 활성 핀들(AF)은 전계 효과 트랜지스터의 채널 영역들을 구성할 수 있다.

상기 소스/드레인 영역들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 활성 핀들(AF)에 압축력(compressive force) 또는 인장력(tensile force)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 활성 핀들(AF)에 압축력을 제공할 수 있으며, 상기 소스/드레인 영역들(SD)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 상기 활성 핀들(AF)에 인장력을 제공할 수 있으며, 상기 소스/드레인 영역들(SD)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인 영역들(SD)은 상기 채널 영역들(CHR)에 압축력 또는 인장력을 제공함으로써, 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 동작할 때, 상기 활성 핀들(AF) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.

상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 기판(100) 상에 상기 제1 층간 절연막(150)을 관통하여 상기 소스/드레인 영역들(SD)과 접촉하는 콘택들(CA, CA1, CA2)이 배치될 수 있다. 상기 콘택들(CA, CA1, CA2)은 상기 게이트 구조체들(GS) 각각의 양 측에 배치되며, 상기 게이트 구조체들(GS)의 일 측벽을 따라 상기 제1 방향(D1)으로 배열될 수 있다. 상기 콘택들(CA, CA1, CA2)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 또한, 상기 콘택들(CA, CA1, CA2)의 상면들은 실질적으로 동일 레벨을 가질 수 있다. 상기 콘택들(CA, CA1, CA2)은 표준 콘택들(CA), 제1 변형 콘택(CA1), 및 제2 변형 콘택(CA2)을 포함할 수 있다.

상기 표준 콘택들(CA)은 적어도 하나의 상기 게이트 구조체들(GS)을 사이에 두고 서로 이격될 수 있다. 평면적 관점에서, 상기 표준 콘택들(CA)은 표준 면적(A0)을 가질 수 있다. 상기 표준 면적(A0)은 상기 표준 콘택들(CA)이 상기 소스/드레인 영역들(SD)과 접촉하는 면적에 대응할 수 있다. 일 예로, 어느 하나의 상기 표준 콘택들(CA)은 2개의 소스/드레인 영역들(SD)과 직접 접촉할 수 있다.

상기 제1 변형 콘택들(CA1)은 적어도 하나의 상기 게이트 구조체들(GS)의 어느 일 측에 배치될 수 있다. 본 실시예에서, 상기 제1 변형 콘택들(CA1)은 상기 제1 및 제2 게이트 구조체들(GS1, GS2) 사이에 배치될 수 있다. 상기 제1 변형 콘택들(CA1)은 상기 제2 게이트 구조체(GS2)와 상기 제2 방향(D2)으로 상기 제1 거리(S1)만큼 이격될 수 있다. 상기 제1 변형 콘택들(CA1)은 제1 면적(A1)을 가질 수 있다. 상기 제1 면적(A1)은 상기 표준 면적(A0)보다 클 수 있다. 일 예로, 어느 하나의 상기 제1 변형 콘택들(CA1)은 3개의 소스/드레인 영역들(SD)과 직접 접촉할 수 있다. 나아가, 상기 제1 변형 콘택들(CA1)은 상기 제2 방향(D2)으로의 제1 폭(W1) 및 상기 제1 방향(D1)으로의 제1 길이(L1)를 가질 수 있다.

상기 제2 변형 콘택들(CA2)은 적어도 하나의 상기 게이트 구조체들(GS)의 다른 일 측에 배치될 수 있다. 본 실시예에서, 상기 제2 변형 콘택들(CA2)은 상기 제2 및 제3 게이트 구조체들(GS2, GS3) 사이에 배치될 수 있다. 즉, 상기 제2 변형 콘택(CA2)은 상기 제2 게이트 구조체(GS2)를 사이에 두고 상기 제1 변형 콘택(CA1)과 서로 이격될 수 있다. 상기 제2 변형 콘택들(CA2)은 상기 제2 게이트 구조체(GS2)와 상기 제2 방향(D2)으로 상기 제2 거리(S2)만큼 이격될 수 있다. 상기 제2 거리(S2)는 상기 제1 거리(S1)보다 더 클 수 있으며, 구체적으로 상기 제2 거리(S2)는 상기 제1 거리(S1)의 1.5배 내지 2.5배일 수 있다. 앞서 설명한 바와 같이, 상기 제2 및 제3 게이트 구조체들(GS2, GS3) 사이의 간격이 상대적으로 넓기 때문에, 상기 제2 변형 콘택들(CA2)은 상대적으로 큰 상기 제2 거리(S2)를 확보할 수 있다.

상기 제2 변형 콘택들(CA2)은 제2 면적(A2)을 가질 수 있다. 상기 제2 면적(A2)은 상기 표준 면적(A0)보다 작을 수 있다. 일 예로, 어느 하나의 상기 제2 변형 콘택들(CA2)은 1개의 소스/드레인 영역(SD)과 직접 접촉할 수 있다. 나아가, 상기 제2 변형 콘택들(CA2)은 상기 제2 방향(D2)으로의 제2 폭(W2) 및 상기 제1 방향(D1)으로의 제2 길이(L2)를 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 더 작거나 같을 수 있다. 상기 제2 길이(L2)는 상기 제1 길이(L1)보다 더 작을 수 있다.

도시되지 않았지만, 상기 게이트 구조체들(GS) 상에 상기 게이트 전극들(120)과 전기적으로 연결되는 게이트 콘택들(미도시)이 배치될 수 있다.

상기 기판(100) 상에 상기 제1 층간 절연막(150) 및 상기 콘택들(CA, CA1, CA2)을 덮는 제2 층간 절연막(160)이 배치될 수 있다. 상기 제2 층간 절연막(160)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제2 층간 절연막(160)을 관통하여, 상기 콘택들(CA, CA1, CA2) 및 상기 게이트 콘택들과 접촉하는 플러그들(165)이 배치될 수 있다.

상기 제2 층간 절연막(160) 상에 상기 콘택들(CA, CA1, CA2) 및 상기 게이트 콘택들에 전기적으로 연결되는 배선들(172, 174, 176)이 제공될 수 있다. 상기 콘택들(CA, CA1, CA2) 및 상기 게이트 콘택들은 상기 플러그들(165)을 통하여 상기 배선들(172, 174, 176)과 연결될 수 있다. 일 예로, 상기 배선들은 제1 전력 노드(172), 제2 전력 노드(174) 및 출력 노드(176)를 포함할 수 있다. 본 실시예에 있어서, 상기 PMOSFET 영역(PR) 상의 상기 제1 변형 콘택(CA1)은 구동 전압(VDD)이 인가되는 제1 전력 노드(172)와 연결될 수 있고, 상기 NMOSFET 영역(NR) 상의 상기 제1 변형 콘택(CA1)은 접지 전압(VSS)이 인가되는 제2 전력 노드(174)와 연결될 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상의 상기 제2 변형 콘택들(CA2)은 회로에서 처리된 시그널을 출력하는 하나의 출력 노드(176)와 동시에 연결될 수 있다. 상기 출력 노드(176)는 추가 배선들을 통해 연장되어, 어느 하나의 게이트 전극들(120)과 전기적으로 연결되는 상기 게이트 콘택과 연결될 수 있다.

도 10a에 나타난 A 영역은 앞서 도 9을 참조하여 설명한 인버터(1)에 대응할 수 있다. 상기 A 영역에서, 상기 PMOSFET 영역(PR) 상의 상기 제2 게이트 구조체(GS2), 상기 활성 패턴들(AP) 및 상기 소스/드레인 영역들(SD)은 상기 제1 트랜지스터(10)를 구성할 수 있다. 상기 NMOSFET 영역(NR) 상의 상기 제2 게이트 구조체(GS2), 상기 활성 패턴들(AP) 및 상기 소스/드레인 영역들(SD)은 상기 제2 트랜지스터(20)를 구성할 수 있다.

여기서, 상기 제1 변형 콘택들(CA1)은 상대적으로 넓은 제1 면적(A1)을 가지므로, 상기 제1 및 제2 저항들(30, 40)의 값들을 줄일 수 있다. 따라서, 전압 강하(IR-DROP)를 줄여 소자의 특성을 개선할 수 있다. 나아가, 상기 제2 변형 콘택들(CA2)은 상대적으로 큰 이격 거리(즉, 상기 제2 거리(S2))를 가지므로, 상기 기생 캐패시턴스(50)가 감소될 수 있다. 따라서, 소자의 스피드를 개선할 수 있다.

도 11a 내지 도 14a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 11b 내지 도 14b는 각각 도 11a 내지 도 14a의 I-I'에 따른 단면도들이다. 도 12c 내지 도 14c는 각각 도 12a 내지 도 14a의 II-II'에 따른 단면도들이다. 도 14d는 도 14a의 III-III'에 따른 단면도이다. 도 11c, 9d, 10d 및 11e는 각각 도 11a 내지 도 14a의 IV-IV'에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1a 내지 도 6를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 본 발명의 개념을 설명하기 위한 반도체 소자의 제조 방법과 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.

도 11a 내지 도 11c를 참조하면, 기판(100) 상에 소자 분리 패턴들(ST1, ST2)이 형성되어 활성 영역을 정의할 수 있다. 상기 소자 분리 패턴들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있고, 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 소자 분리 패턴들은 제1 소자 분리 패턴들(ST1) 및 제2 소자 분리 패턴들(ST2)을 포함할 수 있다.

상기 소자 분리 패턴들(ST1, ST2)은 각각 제3 방향(D3)과 반대되는 방향으로의 깊이(depth)를 가질 수 있다. 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직하는 방향으로, 상기 기판(100)의 상면에 수직한 방향일 수 있다. 일 예로, 상기 제2 소자 분리 패턴들(ST2)은 상기 제1 소자 분리 패턴들(ST1)보다 얕은 깊이를 가질 수 있다. 이 경우, 상기 제2 소자 분리 패턴들(ST2)은 상기 제1 소자 분리 패턴들(ST1)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 상기 제2 소자 분리 패턴들(ST2)은 상기 제1 소자 분리 패턴들(ST1)과 동시에 형성될 수 있고, 이때 상기 제2 소자 분리 패턴들(ST2)은 상기 제1 소자 분리 패턴들(ST1)과 실질적으로 동일한 깊이를 가질 수 있다.

상기 활성 영역은 상기 제1 소자 분리 패턴들(ST1)에 의해 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 활성 영역에 대한 구체적인 설명은 앞서 도 10a 내지 도 10e를 참조하여 설명한 바와 같다.

도 12a 내지 도 12d를 참조하면, 상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 구조체들(GS)이 형성될 수 있다. 상기 게이트 구조체들(GS)의 각각은 차례로 적층된 게이트 절연 패턴(110), 게이트 전극(120), 및 캐핑 패턴(130)을 포함할 수 있다. 상기 게이트 구조체들(GS)의 각각의 양 측벽들 상에 게이트 스페이서들(140)이 형성될 수 있다.

도 13a 내지 도 13d를 참조하면, 상기 게이트 구조체들(GS)이 형성된 결과물 상에 이온 주입 공정이 수행되어 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 게이트 구조체들(GS)의 각각의 양 측의 상기 활성 패턴들(AP)의 상부에 형성될 수 있다. 이에 따라, 상기 소스/드레인 영역들(SD) 사이에 상기 활성 핀들(AF)이 개재될 수 있다.

구체적으로, 상기 소스/드레인 영역들(SD)을 형성하는 것은, 상기 게이트 구조체들(GS)의 각각의 양 측의 상기 활성 패턴들(AP)의 상부를 제거하는 것, 및 상기 기판(100)을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 패턴들(AP)의 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 도시된 바와 달리, 상기 소스/드레인 영역들(SD)의 상면은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 상기 소스/드레인 영역들(SD)은 위로 볼록한 상면을 가질 수 있다.

그 외, 상기 소스/드레인 영역들(SD)에 관한 구체적인 설명은 앞서 도 10a 내지 도 10e를 참조하여 설명한 바와 같다.

이어서, 상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(150)이 형성될 수 있다. 상기 제1 층간 절연막(150)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

도 14a 내지 도 14e를 참조하면, 패터닝 공정을 수행하여 상기 제1 층간 절연막(150)을 관통하는 표준 콘택 홀들(H1), 제1 변형 콘택 홀들(H2) 및 제2 변형 콘택 홀들(H3)이 형성될 수 있다. 상기 콘택 홀들(H1, H2, H3)을 형성하기 위하여, 먼저 본 실시예에 따른 반도체 소자의 레이아웃을 형성할 수 있다. 이에 대한 구체적인 설명은 앞서 도 6를 참조하여 설명한 바와 같을 수 있다. 또는, 본 실시예에 따른 간략 회로도(도 9 참조)를 바탕으로 상기 콘택 홀들(H1, H2, H3)과 직접적으로 대응되는 레이아웃을 형성할 수 있다. 이에 대한 구체적인 설명은 앞서 도 7 및 도 8을 참조하여 설명한 바와 같을 수 있다. 이어서, 상기 레이아웃을 바탕으로 상기 콘택 홀들(H1, H2, H3)을 위한 마스크를 형성할 수 있다. 상기 마스크는 포토 레지스트 공정에 있어서의 레티클에 해당할 수 있다. 상기 마스크의 평면적 형상은, 도 14a에 나타난 본 실시예에 따른 반도체 소자의 평면도에 대응할 수 있다. 상기 마스크에 관한 구체적인 설명은 앞서 도 5a 내지 도 5c를 참조하여 설명한 바와 같을 수 있다.

상기 표준 콘택 홀들(H1)은 적어도 하나의 상기 게이트 구조체들(GS)을 사이에 두고 서로 이격될 수 있다. 상기 표준 콘택 홀들(H1)은 표준 면적(A0)을 가질 수 있다. 일 예로, 어느 하나의 상기 표준 콘택 홀들(H1)은 2개의 소스/드레인 영역들(SD)을 노출할 수 있다. 나아가, 상기 표준 콘택 홀들(H1)은 상기 적어도 하나의 게이트 구조체들(GS)의 일 측벽을 따라 상기 제1 방향(D1)으로 배열될 수 있다.

어느 하나의 상기 제1 변형 콘택 홀들(H2)은 적어도 하나의 상기 게이트 구조체들(GS)의 어느 일 측에 형성될 수 있다. 상기 제1 변형 콘택 홀(H2)은 상기 적어도 하나의 게이트 구조체들(GS)과 상기 제2 방향(D2)으로 상기 제1 거리(S1)만큼 이격될 수 있다. 상기 제1 변형 콘택 홀(H2)은 제1 면적(A1)을 가질 수 있다. 상기 제1 면적(A1)은 상기 표준 면적(A0)보다 클 수 있다. 일 예로, 상기 제1 변형 콘택 홀(H2)은 3개의 소스/드레인 영역들(SD)을 노출할 수 있다. 나아가, 상기 제1 변형 콘택 홀들(H2)은 서로 인접하여 상기 제1 방향(D1)으로 배열될 수 있다. 어느 하나의 상기 제1 변형 콘택 홀들(H2)은 PMOSFET 영역(PR)에 형성될 수 있고, 다른 하나의 상기 제1 변형 콘택 홀들(H2)은 NMOSFET 영역(NR)에 형성될 수 있다.

어느 하나의 상기 제2 변형 콘택 홀들(H3)은 상기 적어도 하나의 게이트 구조체들(GS)의 다른 일 측에 형성될 수 있다. 즉, 상기 제2 변형 콘택 홀(H3)은 상기 적어도 하나의 게이트 구조체들(GS)을 사이에 두고 상기 제1 변형 콘택 홀(H2)과 서로 이격될 수 있다. 상기 제2 변형 콘택 홀(H3)은 상기 적어도 하나의 게이트 구조체들(GS)과 상기 제2 방향(D2)으로 상기 제2 거리(S2)만큼 이격될 수 있다. 상기 제2 거리(S2)는 상기 제1 거리(S1)보다 더 클 수 있으며, 구체적으로 상기 제2 거리(S2)는 상기 제1 거리(S1)의 1.5배 내지 2.5배일 수 있다. 상기 제2 변형 콘택 홀(H3)은 제2 면적(A2)을 가질 수 있다. 상기 제2 면적(A2)은 상기 표준 면적(A0)보다 작을 수 있다. 일 예로, 상기 제2 변형 콘택 홀(H3)은 1개의 소스/드레인 영역(SD)을 노출할 수 있다. 나아가, 상기 제2 변형 콘택 홀들(H3)은 서로 인접하여 상기 제1 방향(D1)으로 배열될 수 있다. 어느 하나의 상기 제2 변형 콘택 홀들(H3)은 PMOSFET 영역(PR)에 형성될 수 있고, 다른 하나의 상기 제2 변형 콘택 홀들(H3)은 NMOSFET 영역(NR)에 형성될 수 있다.

상기 패터닝 공정은, 도 5a 내지 도 5c를 참조하여 설명한 것과 동일할 수 있다.

다시 도 10a 내지 도 10e를 참조하면, 상기 제1 층간 절연막(150) 상에 상기 콘택 홀들(H1, H2, H3)을 채우는 도전막이 형성될 수 있다. 상기 도전막은 금속-실리사이드를 포함할 수 있다. 일 예로 상기 도전막은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 도전막은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 즉, 상기 도전막은 금속-실리사이드 층, 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다. 상기 제1 층간 절연막(150)이 노출될 때까지 상기 도전막을 평탄화하여, 상기 콘택 홀들(H1, H2, H3) 내에 국소적으로 제공되는 콘택들(CA, CA1, CA2)이 형성될 수 있다. 상기 콘택들(CA, CA1, CA2)은, 상기 표준 콘택 홀들(H1) 내에 형성된 표준 콘택들(CA), 상기 제1 변형 콘택 홀들(H2) 내에 형성된 제1 변형 콘택들(CA1), 및 상기 제2 변형 콘택 홀들(H3) 내에 형성된 제2 변형 콘택들(CA2)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 콘택들(CA, CA1, CA2)의 상면들은 상기 제1 층간 절연막(150)의 상면들과 실질적으로 공면을 이룰 수 있다.

상기 표준 콘택들(CA)은 상기 제1 층간 절연막(150)을 관통하여, 적어도 하나의 상기 게이트 구조체들(GS)의 양 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 일 예로, 평면적 관점에서, 상기 표준 콘택들(CA)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다.

상기 제1 변형 콘택들(CA1)은 상기 제1 층간 절연막(150)을 관통하여, 적어도 하나의 상기 게이트 구조체들(GS)의 어느 일 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 일 예로, 평면적 관점에서, 상기 제1 변형 콘택(CA1)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 제1 변형 콘택들(CA1)은 상기 제2 방향(D2)으로의 제1 폭(W1) 및 상기 제1 방향(D1)으로의 제1 길이(L1)를 가질 수 있다.

상기 제2 변형 콘택들(CA2)은 상기 제1 층간 절연막(150)을 관통하여, 적어도 하나의 상기 게이트 구조체들(GS)의 다른 일 측의 상기 소스/드레인 영역들(SD)과 연결될 수 있다. 일 예로, 평면적 관점에서, 상기 제2 변형 콘택(CA2)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 제2 변형 콘택들(CA2)은 상기 제2 방향(D2)으로의 제2 폭(W2) 및 상기 제1 방향(D1)으로의 제2 길이(L2)를 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 더 작거나 같을 수 있다. 상기 제2 길이(L2)는 상기 제1 길이(L1)보다 더 작을 수 있다.

도시되지 않았지만, 상기 게이트 구조체들(GS) 상에 상기 게이트 전극들(120)과 전기적으로 연결되는 게이트 콘택들(미도시)이 형성될 수 있다.

상기 기판(100) 상에 상기 제1 층간 절연막(150) 및 상기 콘택들(CA, CA1, CA2)을 덮는 제2 층간 절연막(160)이 형성될 수 있다. 상기 제2 층간 절연막(160)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제2 층간 절연막(160)을 관통하여, 상기 콘택들(CA, CA1, CA2) 및 상기 게이트 콘택들과 접촉하는 플러그들(165)이 형성될 수 있다.

이어서, 상기 제2 층간 절연막(160) 상에 상기 콘택들(CA, CA1, CA2) 및 상기 게이트 콘택에 전기적으로 연결되는 배선들(172, 174, 176)이 형성될 수 있다. 일 예로, 상기 배선들은 제1 전력 노드(172), 제2 전력 노드(174) 및 출력 노드(176)를 포함할 수 있다. 상기 배선들(172, 174, 176)에 관한 구체적인 설명은 앞서 도 10a 내지 도 10e를 참조하여 설명한 것과 같다.

적용예

도 15 및 도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.

도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.

도 16을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.

Claims

복수개의 활성 패턴들을 갖는 기판;
상기 기판 내에 상기 활성 패턴들을 정의하는 소자 분리 패턴들, 상기 활성 패턴들의 상부들은 상기 소자 분리 패턴들을 넘어 위로 돌출되고;
상기 활성 패턴들을 가로지르고, 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 구조체;
상기 게이트 구조체 양 측에 각각 인접하는 복수개의 제1 소스/드레인 영역들 및 복수개의 제2 소스/드레인 영역들;
상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역에 각각 접촉하는 제1 변형 콘택 및 제2 변형 콘택; 및
전원 전압이 인가되는 전력 노드(power node), 및 출력 노드(output node)를 포함하되,
상기 제1 변형 콘택은 상기 전력 노드와 연결되고,
상기 제2 변형 콘택은 상기 출력 노드와 연결되며,
상기 게이트 구조체와 상기 제1 변형 콘택간의 거리는, 상기 게이트 구조체와 상기 제2 변형 콘택간의 거리보다 작고,
상기 제1 변형 콘택이 상기 제1 소스/드레인 영역과 접촉하는 면적은, 상기 제2 변형 콘택이 상기 제2 소스/드레인 영역과 접촉하는 면적보다 크고,
상기 제1 변형 콘택이 접촉하는 상기 제1 소스/드레인 영역들의 개수는, 상기 제2 변형 콘택이 접촉하는 상기 제2 소스/드레인 영역들의 개수보다 많은 반도체 소자.
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제1항에 있어서,
상기 제1 변형 콘택은 상기 게이트 구조체로부터 상기 제1 방향과 교차하는 제2 방향에 따라 이격되고,
상기 제2 변형 콘택은 상기 게이트 구조체로부터 상기 제2 방향의 반대 방향에 따라 이격된 반도체 소자.
제1항에 있어서,
상기 제1 변형 콘택은 상기 게이트 구조체와 마주보는 제1 측벽을 포함하고,
상기 제2 변형 콘택은 상기 게이트 구조체와 마주보는 제2 측벽을 포함하며,
상기 제1 및 제2 변형 콘택들의 상면들은 동일한 레벨에 위치하고,
상기 제1 측벽의 면적은 상기 제2 측벽의 면적보다 큰 반도체 소자.
제1항에 있어서,
각각의 상기 활성 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 소자.
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제1항에 있어서,
상기 활성 패턴들의 상기 상부들은 상기 제1 및 제2 소스/드레인 영역들 사이에 개재된 활성 핀들을 포함하고,
상기 게이트 구조체는 각각의 상기 활성 핀들의 측벽들 및 상면을 덮는 반도체 소자.
제8항에 있어서,
상기 제1 변형 콘택은 상기 활성 패턴들을 가로지르며 상기 제1 소스/드레인 영역들과 접촉하고,
상기 제2 변형 콘택은 상기 활성 패턴들을 가로지르며 상기 제2 소스/드레인 영역들과 접촉하는 반도체 소자.
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제9항에 있어서,
상기 제1 변형 콘택이 상기 제1 방향으로 연장된 길이는, 상기 제2 변형 콘택이 상기 제1 방향으로 연장된 길이보다 긴 반도체 소자.
제6항에 있어서,
상기 게이트 구조체는 게이트 전극, 및 상기 게이트 전극과 상기 활성 패턴들 사이에 개재된 게이트 절연 패턴을 포함하고,
상기 게이트 절연 패턴은 상기 게이트 전극의 바닥면을 따라 상기 제1 방향으로 연장되는 반도체 소자.
제1항에 있어서,
각각 하나의 제1, 제2 및 제3 게이트 구조체들을 포함하되,
상기 제1, 제2 및 제3 게이트 구조체들은 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고,
상기 제1 변형 콘택은 상기 제1 및 제2 게이트 구조체들 사이에 배치되고,
상기 제2 변형 콘택은 상기 제2 및 제3 게이트 구조체들 사이에 배치되며,
상기 제1 및 제2 게이트 구조체들간의 거리는 상기 제2 및 제3 게이트 구조체들간의 거리보다 작은 반도체 소자.
제13항에 있어서,
상기 제2 및 제3 게이트 구조체들간의 상기 거리는, 상기 제1 및 제2 게이트 구조체들간의 상기 거리의 1.5배 내지 2.5배인 반도체 소자.
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