KR101679684B1

KR101679684B1 - 반도체 소자의 제조방법

Info

Publication number: KR101679684B1
Application number: KR1020140175047A
Authority: KR
Inventors: 도정호; 백상훈; 박선영; 오상규; 김진태; 원효식
Original assignee: 삼성전자주식회사
Priority date: 2014-08-25
Filing date: 2014-12-08
Publication date: 2016-11-29
Also published as: KR20160025432A

Abstract

반도체 소자의 제조방법은, 기판 상에 활성 패턴 및 상기 활성 패턴을 가로지르는 게이트 전극을 형성하는 것, 상기 게이트 전극의 일 측에 상기 활성 패턴에 연결되는 제1 콘택을 형성하는 것, 상기 게이트 전극에 연결되는 제2 콘택을 형성하는 것, 및 상기 게이트 전극의 상기 일 측에 상기 제1 콘택에 연결되는 제3 콘택을 형성하는 것을 포함한다. 상기 제3 콘택은 상기 제1 콘택과 다른 포토 마스크를 이용하여 형성되고, 상기 제3 콘택의 하면의 높이는 상기 제1 콘택의 상면의 높이보다 낮다.

Description

반도체 소자의 제조방법{METHOD OF FORMING SEMICONDUCTOR DEVICES}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 복수의 스탠다드 셀들(standard cells)을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.

소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.

본 발명이 이루고자 하는 기술적 과제는 제조가 용이한 반도체 소자의 제조방법을 제공하는데 있다.

본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 활성 패턴 및 상기 활성 패턴을 가로지르는 게이트 전극을 형성하는 것; 상기 게이트 전극의 일 측에 상기 활성 패턴에 연결되는 제1 콘택을 형성하는 것; 상기 게이트 전극에 연결되는 제2 콘택을 형성하는 것; 및 상기 게이트 전극의 상기 일 측에 상기 제1 콘택에 연결되는 제3 콘택을 형성하는 것을 포함할 수 있다. 상기 제3 콘택은 상기 제1 콘택과 다른 포토 마스크를 이용하여 형성되고, 상기 제3 콘택의 하면의 높이는 상기 제1 콘택의 상면의 높이보다 낮을 수 있다.

일 실시예에 따르면, 상기 제3 콘택의 상면은 상기 제1 콘택의 상기 상면과 상기 기판으로부터 동일한 레벨에 위치할 수 있다.

본 발명에 따른 반도체 소자의 제조방법은, 상기 기판 상에 상기 제3 콘택과 연결되는 공통 도전 라인을 형성하는 것을 더 포함하되, 상기 공통 도전 라인은 상기 제3 콘택 및 상기 제1 콘택을 통하여 상기 활성 패턴에 전압을 인가할 수 있다.

본 발명에 따른 반도체 소자의 제조방법은, 상기 제3 콘택과 상기 공통 도전 라인 사이에 비아 콘택을 형성하는 것을 더 포함하되, 상기 제3 콘택은 상기 비아 콘택을 통하여 상기 공통 도전 라인에 연결될 수 있다.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들의 상면들은 상기 기판으로부터 동일한 레벨에 위치할 수 있다.

일 실시예에 따르면, 상기 제3 콘택은 상기 제2 콘택과 동일한 포토 마스크를 이용하여 형성될 수 있다.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들을 형성하는 것은, 상기 기판 상에 상기 활성 패턴 및 상기 게이트 전극을 덮는 층간 절연막을 형성하는 것; 제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 제1 콘택 홀을 형성하는 것; 및 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하여 상기 게이트 전극을 노출하는 제2 콘택 홀, 및 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 상기 제3 콘택 홀을 동시에 형성하는 것을 포함할 수 있다. 상기 제2 콘택 홀은 상기 제1 콘택 홀로부터 이격되고, 상기 제3 콘택 홀은 상기 제1 콘택 홀과 연결될 수 있다. 상기 제1 내지 제3 콘택 홀들 내에 상기 제1 내지 제3 콘택들이 각각 형성될 수 있다.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들을 형성하는 것은, 상기 층간 절연막 상에 상기 제1 내지 제3 콘택 홀들을 채우는 도전막을 형성하는 것; 및 상기 층간 절연막의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다.

일 실시예에 따르면, 상기 제3 콘택은 상기 제2 콘택과 다른 포토 마스크를 이용하여 형성될 수 있다.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들을 형성하는 것은, 상기 기판 상에 상기 활성 패턴 및 상기 게이트 전극을 덮는 층간 절연막을 형성하는 것; 제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 제1 콘택 홀을 형성하는 것; 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하여 상기 게이트 전극을 노출하는 제2 콘택 홀을 형성하는 것; 및 제3 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 제3 콘택 홀을 형성하는 것을 포함할 수 있다. 상기 제2 콘택 홀은 상기 제1 콘택 홀로부터 이격되고, 상기 제3 콘택 홀은 상기 제1 콘택 홀과 연결될 수 있다. 상기 제1 내지 제3 콘택 홀들 내에 상기 제1 내지 제3 콘택들이 각각 형성될 수 있다.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들을 형성하는 것은 상기 층간 절연막 상에 상기 제1 내지 제3 콘택 홀들을 채우는 도전막을 형성하는 것; 및 상기 층간 절연막의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다.

일 실시예에 따르면, 상기 제1 내지 제3 콘택들을 형성하는 것은, 상기 기판 상에 상기 활성 패턴 및 상기 게이트 전극을 덮는 제1 층간 절연막을 형성하는 것; 제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 제1 층간 절연막을 관통하는 제1 콘택 홀을 형성하는 것; 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제1 층간 절연막을 관통하여 상기 게이트 전극을 노출하는 제2 콘택 홀을 형성하는 것; 상기 제1 콘택 홀 및 상기 제2 콘택 홀 내에 상기 제1 콘택 및 상기 제2 콘택을 각각 형성하는 것; 상기 제1 층간 절연막 상에 상기 제1 콘택 및 상기 제2 콘택을 덮는 제2 층간 절연막을 형성하는 것; 제3 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제2 층간 절연막 및 상기 제1 층간 절연막의 적어도 일부를 관통하는 제3 콘택 홀을 형성하는 것; 및 상기 제3 콘택 홀 내에 상기 제3 콘택을 형성하는 것을 포함할 수 있다. 상기 제3 콘택 홀은 상기 제1 콘택의 적어도 일부를 노출할 수 있다.

본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 복수 개의 활성 패턴들 및 상기 활성 패턴들을 가로지르는 복수 개의 게이트 전극들을 형성하는 것; 상기 게이트 전극들 각각의 양 측에, 상기 활성 패턴들에 연결되는 제1 콘택들을 형성하는 것; 상기 게이트 전극들 각각에 연결되는 제2 콘택들을 형성하는 것; 및 상기 게이트 전극들 중 적어도 하나의 일 측에, 상기 제1 콘택들 중 적어도 하나에 연결되는 제3 콘택을 형성하는 것을 포함할 수 있다. 상기 제3 콘택은 상기 제1 콘택들과 다른 포토 마스크를 이용하여 형성되고, 상기 제1 콘택들 및 상기 제3 콘택의 상면들은 상기 기판으로부터 서로 동일한 레벨에 위치할 수 있다.

본 발명에 따른 반도체 소자의 제조방법은, 상기 기판 상에 상기 제3 콘택과 연결되는 공통 도전 라인을 형성하는 것을 더 포함할 수 있다. 상기 공통 도전 라인은 상기 제3 콘택 및 상기 제3 콘택에 연결된 상기 제1 콘택을 통하여 상기 활성 패턴에 드레인 전압 또는 접지 전압을 인가할 수 있다.

일 실시예에 따르면, 상기 제2 콘택들의 상면들은, 상기 제1 콘택들 및 상기 제3 콘택의 상기 상면들과 상기 기판으로부터 동일한 레벨에 위치할 수 있다.

일 실시예에 따르면, 상기 제3 콘택은 상기 제2 콘택들과 동일한 포토 마스크를 이용하여 형성될 수 있다.

일 실시예에 따르면, 상기 제3 콘택은 상기 제2 콘택들과 다른 포토 마스크를 이용하여 형성될 수 있다.

본 발명에 따른 반도체 소자의 제조방법은, 기판 상에 층간 절연막을 형성하는 것; 제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하는 제1 콘택 홀들을 형성하는 것; 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하고, 상기 제1 콘택 홀들 중 적어도 하나에 연결되는 제2 콘택 홀을 형성하는 것; 및 상기 제1 콘택 홀들 및 상기 제2 콘택 홀 내에 제1 콘택들 및 제2 콘택을 각각 형성하는 것을 포함할 수 있다. 상기 제1 콘택들 중 적어도 하나는 상기 제2 콘택과 연결되어 일체를 이루고, 상기 제2 콘택의 하면의 높이는 상기 제1 콘택들 각각의 상면의 높이보다 낮을 수 있다.

본 발명에 따른 반도체 소자의 제조방법은, 상기 기판 상에 제1 방향으로 연장되는 복수 개의 활성 패턴들을 형성하는 것; 상기 활성 패턴들을 가로지르고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 복수 개의 게이트 전극들을 형성하는 것; 상기 게이트 전극들 각각의 양 측의 상기 활성 패턴들에 소스/드레인 영역들을 형성하는 것; 및 상기 소스/드레인 영역들에 전압을 인가하는 공통 도전 라인을 형성하는 것을 더 포함할 수 있다. 상기 층간 절연막은 상기 활성 패턴들, 상기 게이트 전극들, 및 상기 소스/드레인 영역들을 덮고, 상기 제1 콘택들은 상기 소스/드레인 영역들에 연결되고, 상기 공통 도전 라인은 상기 제2 콘택 및 상기 제2 콘택에 연결된 상기 제1 콘택을 통하여, 상기 소스/드레인 영역들에 전압을 인가할 수 있다.

일 실시예에 따르면, 상기 제2 콘택의 상면은 상기 제1 콘택들 각각의 상기 상면과 상기 기판으로부터 동일한 레벨에 위치할 수 있다.

본 발명의 개념에 따르면, 제2 방향으로 바로 인접하는 한 쌍의 제1 콘택 홀들 사이에, 상기 한 쌍의 제1 콘택 홀들 중 적어도 하나에 연결되는 제3 콘택 홀이 상기 한 쌍의 제1 콘택 홀들과 다른 포토 마스크를 이용하여 형성될 수 있다. 이에 따라, 상기 한 쌍의 제1 콘택 홀들 중 다른 하나와 상기 제3 콘택 홀 사이의 간격은 노광 공정의 분해능 한계로부터 자유로울 수 있다.

더하여, 상기 제2 방향으로 바로 인접하는 한 쌍의 제1 콘택들 사이에, 상기 한 쌍의 제1 콘택들 중 적어도 하나에 연결되는 제3 콘택이 형성되는 경우, 상기 한 쌍의 제1 콘택들 중 적어도 하나는 상기 제3 콘택 및 비아 콘택을 통하여 제1 또는 제2 공통 도전 라인에 연결될 수 있다. 상기 제3 콘택이 상기 한 쌍의 제1 콘택들과 다른 포토 마스크를 이용하여 형성됨에 따라, 상기 비아 콘택은 상기 한 쌍의 제1 콘택들 사이의 최소 피치에 제한되지 않고 상기 제3 콘택 상에 자유롭게 배치될 수 있고, 상기 공통 도전 라인들의 배치 또한 상기 한 쌍의 제1 콘택들 사이의 상기 최소 피치에 의해 제한되지 않을 수 있다.

따라서, 제조가 용이한 반도체 소자의 제조방법이 제공될 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2a 내지 도 6a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다.
도 2b 내지 도 6b는 각각 도 2a 내지 도 6a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 2c 내지 도 6c는 각각 도 2a 내지 도 6a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 2d 내지 도 6d는 각각 도 2a 내지 도 6a의 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 7a는 본 발명의 제1 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다.
도 7b 내지 도 7d는 각각 도 7a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 8a 내지 도 10a는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다.
도 8b 내지 도 10b는 각각 도 8a 내지 도 10a의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 8c 내지 도 10c는 각각 도 8a 내지 도 10a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 8d 내지 도 10d는 각각 도 8a 내지 도 10a의 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 11a는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다.
도 11b 내지 도 11d는 각각 도 11a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 12a 내지 도 14a는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다.
도 12b 내지 도 14b는 각각 도 12a 내지 도 14a의 Ⅰ-Ⅰ' 에 따른 단면도들이다.
도 12c 내지 도 14c는 각각 도 12a 내지 도 14a의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 12d 내지 도 14d는 각각 도 12a 내지 도 14a의 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 15a는 본 발명의 제3 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다.
도 15b 내지 도 15d는 각각 도 15a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 16는 본 발명의 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)로부터 제1 방향(D1)으로 이격된 제3 로직 셀(C3), 상기 제1 로직 셀(C1)로부터 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제2 로직 셀(C2), 및 상기 제3 로직 셀(C3)로부터 상기 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 제4 로직 셀(C4)은 상기 제2 로직 셀(C2)로부터 상기 제1 방향(D1)으로 이격될 수 있다. 서로 인접하는 상기 로직 셀들(C1, C2, C3, C4) 사이에 셀 바운더리(cell boundary, CB)가 정의될 수 있다.

상기 로직 셀들(C1, C2, C3, C4)의 각각은 소자 분리막(ST)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4) 각각의 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 소자 분리막(ST)에 의해 분리될 수 있다.

일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제2 방향(D2)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 상기 PMOSFET 영역(PR)과 상기 제2 방향(D2)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 하나의 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.

도 2a 내지 도 6a는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다. 도 2b 내지 도 6b는 각각 도 2a 내지 도 6a의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 2c 내지 도 6c는 각각 도 2a 내지 도 6a의 Ⅱ-Ⅱ'에 따른 단면도들이고, 도 2d 내지 도 6d는 각각 도 2a 내지 도 6a의 Ⅲ-Ⅲ'에 따른 단면도들이다. 이하에서, 제1 로직 셀(C1)을 기준으로 본 발명의 실시예들이 설명되나, 그 외의 로직 셀들(C2, C3, C4)도 상기 제1 로직 셀(C1)과 동일하거나 상응하는 구조를 가질 수 있다.

도 1, 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 소자분리막(ST)이 형성되어 활성 영역을 정의할 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판, 또는 SOI(Silicon On Insulator) 기판일 수 있다. 상기 소자분리막(ST)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있고, 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 활성 영역은 상기 소자분리막(ST)에 의해 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다.

상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제2 소자 분리막(ST2)을 포함할 수 있다. 상기 제1 소자 분리막(ST1)과 상기 제2 소자 분리막(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다.

일 실시예에 따르면, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 소자 분리막(ST1)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 소자분리막(ST1)은 상기 제1 방향(D1)으로 연장되어 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 서로 분리할 수 있다. 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 제1 소자 분리막(ST1)에 의하여 분리된 복수의 영역들을 포함할 수 있다. 상기 제2 소자분리막(ST2)은 상기 제1 방향(D1)으로 연장되어 서로 인접하는 상기 제1 로직 셀(C1)과 상기 제2 로직 셀(C2)을 서로 분리할 수 있다.

상기 소자분리막(ST)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의하는 제3 소자분리막(ST3)을 더 포함할 수 있다. 상기 제3 소자분리막(ST3)은 상기 제1 방향(D1)으로 연장될 수 있고, 이에 따라, 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 활성 패턴들(AP)의 각각은 상기 제3 소자분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다. 상기 활성 패턴들(AP)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 제공될 수 있다. 도시된 바와 같이, 상기 활성 패턴들(AP)은 각 활성 영역들(PR, NR) 상에 각각 3개씩 배치될 수 있으나, 이에 한정되지 않는다.

상기 제1, 제2, 및 제3 소자 분리막들(ST1, ST2, ST3)은 상기 기판(100)의 상면에 수직한 방향으로의 깊이(depth)를 가질 수 있다. 일 실시예에 따르면, 상기 제3 소자분리막(ST3)의 깊이는 상기 제1 및 제2 소자 분리막들(ST1, ST2) 각각의 깊이보다 얕을 수 있다. 이 경우, 상기 제3 소자 분리막(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에 따르면, 상기 제3 소자 분리막(ST3)은 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 동시에 형성될 수 있고, 상기 제1 및 제2 소자 분리막들(ST1, ST2)과 실질적으로 동일한 깊이를 가질 수 있다.

상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제2 방향(D2)으로 연장되는 게이트 구조체들(GS)이 형성될 수 있다. 상기 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 게이트 구조체들(GS)의 각각은 상기 제2 방향(D2)으로 연장하며 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)을 가로지를 수 있다. 상기 게이트 구조체들(GS)의 각각은 상기 기판(100) 상에 차례로 적층된 게이트 절연 패턴(102), 게이트 전극(104), 및 캐핑 패턴(106)을 포함할 수 있다. 상기 게이트 절연 패턴(102)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극(104)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(106)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 게이트 절연 패턴(102), 상기 게이트 전극(104), 및 상기 캐핑 패턴(106)을 형성하는 것은, 일 예로, 상기 기판(100) 상에 게이트 절연막, 게이트 막, 및 캐핑막을 형성한 후, 패터닝 공정을 수행하여 형성될 수 있다. 상기 게이트 절연막, 상기 게이트 막, 및 상기 캐핑막은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다.

상기 게이트 구조체들(GS) 각각은, 상기 게이트 전극(104)의 양 측벽들 상에 형성된 게이트 스페이서(108)를 더 포함할 수 있다. 상기 게이트 스페이서(108)를 형성하는 것은, 일 예로, 상기 기판(100) 상에 상기 게이트 절연 패턴(102), 상기 게이트 전극(104), 및 상기 캐핑 패턴(106)을 덮는 스페이서 막을 형성하는 것, 및 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서 막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 게이트 구조체들(GS)이 형성된 결과물 상에 이온 주입 공정을 수행하여 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 게이트 구조체들(GS)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 소스/드레인 영역들(SD)은, 도 2b에 도시된 바와 같이, 상기 활성 핀들(AF) 내에 한정될 수 있으나, 이와 달리 상기 제3 소자 분리막들(ST3) 사이의 상기 기판(100) 내부로 연장될 수 있다. 상기 이온 주입 공정은 상기 게이트 구조체들(GS)을 이온 주입 마스크로 사용하여 수행될 수 있다. 이에 따라, 상기 게이트 구조체들(GS)의 각각의 아래에 위치하고 상기 게이트 구조체들(GS)의 각각과 중첩하는 상기 활성 패턴들(AP)의 부분들에는 상기 소스/드레인 영역들(SD)이 형성되지 않을 수 있다. 상기 게이트 구조체들(GS)의 각각의 아래에 위치하는 상기 활성 패턴들(AP)의 상기 부분들은 채널 영역(CR)으로 이용될 수 있다. 상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 p형 불순물을 주입하여 형성될 수 있고, 상기 NMOSFET 영역(NR)에서, 상기 소스/드레인 영역들(SD)은 n형 불순물을 주입하여 형성될 수 있다.

도 1, 및 도 3a 내지 도 3d를 참조하면, 상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

상기 게이트 구조체들(GS) 각각의 양 측에 상기 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(H1)이 형성될 수 있다. 일 실시예에 따르면, 상기 제1 콘택 홀들(H1)은 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 상기 제1 콘택 홀들(H1) 중 적어도 하나는 상기 제2 방향(D2)으로 연장되어, 상기 제2 방향(D2)으로 서로 이격된 복수 개의 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 일 예로, 상기 제1 콘택 홀들(H1) 중 하나는 상기 PMOSFET 영역(PR) 내에서 상기 제2 방향(D2)으로 이격된 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 마찬가지로, 상기 제1 콘택 홀들(H1) 중 다른 하나는 상기 NMOSFET 영역(NR) 내에서 상기 제2 방향(D2)으로 이격된 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 도시되지 않았지만, 상기 제1 콘택 홀들(H1) 중 또 다른 하나는, 상기 PMOSFET 영역(PR)의 상기 소스/드레인 영역(SD)과 상기 NMOSFET 영역(NR)의 상기 소스/드레인 영역(SD)을 노출하도록 상기 소자 분리막(ST)의 상면을 따라 연장될 수 있다.

다른 실시예에 따르면, 도 3a 내지 도 3d에 도시된 바와 달리, 상기 제1 콘택 홀들(H1)이 형성되지 전에, 상기 게이트 구조체들(GS) 각각의 양 측에 상기 제1 층간 절연막(110)의 하부를 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 도전 패턴들(미도시)이 형성될 수 있다. 일 예로, 상기 도전 패턴들 중 하나는, 상기 PMOSFET 영역(PR)에서 상기 제3 소자분리막(ST3)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 상기 도전 패턴들은 상기 소스/드레인 영역들(SD)에 직접 접할 수 있다. 마찬가지로, 상기 도전 패턴들 중 다른 하나는, 상기 NMOSFET 영역(NR)에서 상기 제2 방향(D2)으로 서로 이격된 상기 소스/드레인 영역들(SD)을 서로 전기적으로 연결할 수 있다. 이 경우, 상기 제1 콘택 홀들(H1)은 상기 제1 층간 절연막(110)의 상부를 관통하여 상기 도전 패턴들의 상면들을 노출할 수 있다. 일 예로, 상기 제1 콘택 홀들(H1) 중 하나는 상기 PMOSFET 영역(PR) 또는 상기 NMOSFET 영역(NR)에서 상기 도전 패턴의 상면을 따라 상기 제2 방향(D2)으로 연장될 수 있다. 상기 제1 콘택 홀들(H1) 중 다른 하나는 상기 PMOSFET 영역(PR)의 상기 도전 패턴의 상면 및 상기 NMOSFET 영역(NR)의 상기 도전 패턴의 상면을 노출하도록 상기 소자분리막(ST) 상으로 연장될 수 있다.

상기 제1 콘택 홀들(H1)은 제1 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 일 예로, 상기 제1 콘택 홀들(H1)을 형성하는 것은, 상기 제1 층간 절연막(110) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제1 콘택 홀들(H1)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 개구부들에 의해 노출된 상기 제1 층간 절연막(110)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다.

도 1, 및 도 4a 내지 도 4d를 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 제1 마스크 막(M1)은 일 예로, 에스오에이치(SOH)막 일 수 있다.

상기 게이트 구조체들(GS) 상에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)을 노출하는 제2 콘택 홀들(H2)이 형성될 수 있다. 상기 제2 콘택 홀들(H2)의 각각은, 상기 게이트 구조체들(GS) 각각의 상기 게이트 전극(104)을 노출할 수 있다.

상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 제1 콘택 홀들(H1) 중 하나에 연결되는 제3 콘택 홀(H3)이 형성될 수 있다. 상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀(H1)과 중첩하는 중첩 영역(r)을 포함할 수 있다. 일 실시예에 따르면, 상기 제3 콘택 홀(H3)은 상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에 형성되어, 상기 소스/드레인 영역들(SD)을 노출할 수 있다. 더하여, 상기 제3 콘택 홀(H3)은 상기 제2 방향(D2)으로 연장되어 상기 소자분리막(ST)의 상면을 노출할 수 있다. 상기 제3 콘택 홀(H3)은 복수 개로 형성될 수 있다. 이 경우, 상기 제3 콘택 홀들(H3)은 상기 제1 콘택 홀들(H1) 중 대응하는 제1 콘택 홀들(H1)에 각각 연결될 수 있다.

상기 제2 콘택 홀들(H2) 및 상기 제3 콘택 홀(H3)은 제2 포토 마스크를 이용하는 노광 공정을 수행하여 동시에 형성될 수 있다. 일 예로, 상기 제2 콘택 홀들(H2) 및 상기 제3 콘택 홀(H3)을 형성하는 것은, 상기 제1 마스크막(M1) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제2 콘택 홀들(H2) 및 상기 제3 콘택 홀(H3)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 개구부들에 의해 노출된 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다.

상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀들(H1)과 다른 포토 마스크를 이용하여 형성될 수 있고, 상기 제2 콘택 홀들(H2)과 동일한 포토 마스크를 이용하여 형성될 수 있다.

상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 상기 제1 콘택 홀들(H1)이 동일한 포토 마스크를 이용하여 동시에 형성되는 경우, 상기 한 쌍의 제1 콘택 홀들(H1) 사이의 최소 피치는 노광 공정의 분해능 한계에 따라 정해질 수 있다. 이에 따라, 상기 한 쌍의 제1 콘택 홀들(H1) 사이의 간격이 상기 최소 피치보다 작아지는 경우, 상기 한 쌍의 제1 콘택 홀들(H1)을 동일한 포토 마스크를 이용하여 형성하는 것은 어려울 수 있다. 더하여, 상기 한 쌍의 제1 콘택 홀들(H1)을 별개의 포토 마스크를 이용하여 형성하는 경우, 반도체 소자의 제조비용이 증가할 수 있다.

본 발명의 개념에 따르면, 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택 홀들(H1) 사이에, 상기 한 쌍의 제1 콘택 홀들(H1) 중 적어도 하나에 연결되는 제3 콘택 홀(H3)이 상기 한 쌍의 제1 콘택 홀들(H1)과 다른 포토 마스크를 이용하여 형성될 수 있다. 이에 따라, 상기 한 쌍의 제1 콘택 홀들(H1) 중 다른 하나와 상기 제3 콘택 홀(H3) 사이의 간격은 노광 공정의 분해능 한계로부터 자유로울 수 있다. 더하여, 본 실시예에 따르면, 상기 제3 콘택 홀(H3)이 상기 제2 콘택 홀들(H2)과 동일한 포토 마스크를 이용하여 형성됨에 따라, 반도체 소자의 제조비용 증가가 최소화될 수 있다.

도 1, 및 도 5a 내지 도 5d를 참조하면, 먼저 상기 제1 마스크 막(M1)이 제거될 수 있다. 상기 제1 마스크 막(M1)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 마스크막(M1)이 제거됨에 따라, 상기 제1 층간 절연막(110) 내에 상기 제3 콘택 홀(H3) 및 이에 연결된 상기 제1 콘택 홀(H1)에 의해 정의되는 단일의 연결 홀(H4)이 형성될 수 있다. 상기 연결 홀(H4)은 상기 제3 콘택 홀(H3)과 상기 제1 콘택 홀(H1)이 중첩되는 상기 중첩 영역(r)을 포함할 수 있다.

상기 제1 층간 절연막(110) 상에 상기 콘택 홀들(H1, H2, H3)을 채우는 도전막(CL)이 형성될 수 있다. 상기 도전막(CL)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.

도 1, 및 도 6a 내지 도 6d를 참조하면, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 상기 제2 콘택 홀들(H2), 및 상기 제3 콘택 홀(H3) 내에 제1 콘택들(CT1), 제2 콘택들(CT2), 및 제3 콘택(CT3)이 각각 형성될 수 있다. 상기 제3 콘택(CT3)은 상기 제1 콘택들(CT1) 중 하나에 연결될 수 있다. 상기 제3 콘택(CT3)이 복수 개로 제공되는 경우, 상기 제3 콘택들(CT3)은 상기 제1 콘택들(CT1) 중 대응하는 제1 콘택들(CT1)에 각각 연결될 수 있다. 상기 제3 콘택(CT3) 및 이에 연결된 상기 제1 콘택(CT1)에 의해 연결 콘택(CT4)이 정의될 수 있다. 상기 연결 콘택(CT4)은 상기 제3 콘택(CT3)과 상기 제1 콘택(CT1)이 중첩하는 중첩 부분(P)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 콘택들(CT1)의 상면들, 상기 제2 콘택들(CT2)의 상면들 및 상기 제3 콘택(CT3)의 상면은 상기 기판으로부터 동일한 레벨에 위치할 수 있다. 이에 따라, 상기 연결 콘택(CT4)의 상면은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다.

상기 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 제2 층간 절연막(120)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다. 상기 제2 층간 절연막(120) 내에 상기 제2 층간 절연막(120)을 관통하여 상기 제3 콘택(CT3)에 연결되는 비아 콘택(122)이 형성될 수 있다. 상기 비아 콘택(122)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.

상기 제2 층간 절연막(120) 상에, 평면적 관점에서, 상기 PMOSFET 영역(PR)과 중첩하는 제1 공통 도전 라인(PW1), 및 상기 NMOSFET 영역(NR)과 중첩하는 제2 공통 도전 라인(PW2)이 형성될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제1 방향(D1)으로 인접한 로직 셀들(C1, C3)에 의해 공유될 수 있다. 일부 실시예들에 따르면, 도 6a에 도시된 바와 같이, 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)의 각각은 상기 제2 방향(D2)으로 인접한 로직 셀들(C1, C2)에 의해 공유될 수 있다. 그러나, 다른 실시예들에 따르면, 도시된 바와 달리, 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)의 각각은 상기 제2 방향(D2)으로 인접한 로직 셀들(C1, C2)에 의해 공유되지 않을 수 있다. 도 6a에서, 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)과 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)이 상기 제2 방향(D2)으로 인접하나, 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)의 각각이 상기 제2 방향(D2)으로 인접한 로직 셀들(C1, C2)에 의해 공유되지 않는 경우, 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 NMOSFET 영역(NR)과 상기 제2 방향(D2)으로 인접할 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은, 일 예로, 도핑된 반도체, 도전성 금속 질화막, 또는 금속 중 적어도 하나를 포함할 수 있다.

상기 제3 콘택(CT3)은 상기 비아 콘택(122)을 통하여 상기 제1 및 제2 공통 도전 라인들(PW1, PW2) 중 하나에 연결될 수 있다. 도 6a에 도시된 바와 같이, 상기 제3 콘택(CT3)은, 상기 PMOSTFET 영역(PR) 상에 제공되어 상기 제1 공통 도전 라인(PW1)에 연결되거나, 상기 NMOSFET 영역(NR) 상에 제공되어 상기 제2 공통 도전 라인(PW2)에 연결될 수 있다. 상기 제3 콘택(CT3)이 상기 제1 공통 도전 라인(PW1)에 연결되는 경우, 상기 제1 공통 도전 라인(PW1)은 상기 비아 콘택(122), 상기 제3 콘택(CT3), 및 상기 제3 콘택(CT3)에 연결된 상기 제1 콘택(CT1)(즉, 상기 비아 콘택(122) 및 상기 연결 콘택(CT4))을 통하여 상기 소스/드레인 영역들(SD)에 드레인 전압(Vdd), 일 예로, 파워 전압을 인가할 수 있다. 상기 제3 콘택(CT3)이 상기 제2 공통 도전 라인(PW2)에 연결되는 경우, 상기 제2 공통 도전 라인(PW2)은 상기 비아 콘택(122), 상기 제3 콘택(CT3), 및 상기 제3 콘택(CT3)에 연결된 상기 제1 콘택(CT1)(즉, 상기 비아 콘택(122) 및 상기 연결 콘택(CT4))을 통하여 상기 소스/드레인 영역들(SD)에 소스 전압(Vss), 일 예로, 접지 전압을 인가할 수 있다.

상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 상기 제1 콘택들(CT1)이 동일한 포토 마스크를 이용하여 형성되는 경우, 상술한 바와 같이, 상기 한 쌍의 제1 콘택들(CT1) 사이의 최소 피치는 노광 공정의 분해능 한계에 따라 정해질 수 있다. 상기 한 쌍의 제1 콘택들(CT1) 사이에 상기 제3 콘택(CT3)이 형성되지 않는 경우, 상기 한 쌍의 제1 콘택들(CT1) 중 적어도 하나는 상기 비아 콘택(122)을 통하여 상기 제1 또는 제2 공통 도전 라인(PW1, PW2)에 직접 연결될 수 있다. 이 경우, 상기 한 쌍의 제1 콘택들(CT1) 사이의 상기 최소 피치에 의해, 상기 비아 콘택(122)의 배치가 제한될 수 있고, 이에 따라, 상기 공통 도전 라인들(PW1, PW2)의 배치 또한 제한될 수 있다.

본 발명의 개념에 따르면, 상기 한 쌍의 제1 콘택들(CT1) 사이에 상기 한 쌍의 제1 콘택들(CT1) 중 적어도 하나에 연결되는 상기 제3 콘택(CT3)이 형성되는 경우, 상기 한 쌍의 제1 콘택들(CT1) 중 적어도 하나는 상기 제3 콘택(CT3) 및 상기 비아 콘택(122)을 통하여 상기 제1 또는 제2 공통 도전 라인(PW1, PW2)에 연결될 수 있다. 상기 제3 콘택(CT3)이 상기 한 쌍의 제1 콘택들(CT1)과 다른 포토 마스크를 이용하여 형성됨에 따라, 상기 비아 콘택(122)은 상기 한 쌍의 제1 콘택들(CT1) 사이의 상기 최소 피치에 제한되지 않고 상기 제3 콘택(CT3) 상에 자유롭게 배치될 수 있고, 상기 공통 도전 라인들(PW1, PW2)의 배치 또한 상기 한 쌍의 제1 콘택들(CT1) 사이의 상기 최소 피치에 의해 제한되지 않을 수 있다.

도시되지 않았지만, 상기 기판(100) 상에 상기 제3 콘택(CT3)에 연결되지 않은 상기 제1 콘택들(CT1), 및 상기 제2 콘택들(CT2)에 전기적으로 연결되는 도전 라인들이 형성될 수 있다. 상기 도전 라인들 중 일부는 상기 제3 콘택(CT3)에 연결되지 않은 상기 제1 콘택들(CT1)을 통하여 상기 소스/드레인 영역들(SD)에 전압을 인가할 수 있다. 상기 도전 라인들 중 다른 일부는 상기 제2 콘택들(CT2)을 통하여 상기 게이트 구조체들(GS)에 게이트 전압을 인가할 수 있다.

도 7a는 본 발명의 제1 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다. 도 7b 내지 도 7d는 각각 도 7a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 2a 내지 도 6a, 도 2b 내지 도 6b, 도 2c 내지 도 6c, 및 도 2d 내지 도 6d를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.

먼저, 도 1, 도 2a 내지 도 2d, 및 도 3a 내지 도 3d를 참조하여 설명한 바와 같이, 기판(100) 상에 소자분리막(ST)이 형성되어 활성 영역을 정의할 수 있다. 상기 활성 영역은 상기 소자분리막(ST)에 의해 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제2 소자 분리막(ST2), 및 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의하는 제3 소자분리막(ST3)을 포함할 수 있다. 상기 제3 소자분리막(ST3)은 상기 제1 방향(D1)으로 연장될 수 있고, 이에 따라, 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 활성 패턴들(AP)의 각각은 상기 제3 소자분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다.

상기 기판(100) 상에 상기 활성 패턴들(AP)과 교차하여 상기 제2 방향(D2)으로 연장되는 게이트 구조체들(GS)이 형성될 수 있다. 상기 게이트 구조체들(GS)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 게이트 구조체들(GS)의 각각은 상기 기판(100) 상에 차례로 적층된 게이트 절연 패턴(102), 게이트 전극(104), 및 캐핑 패턴(106)을 포함할 수 있다. 상기 게이트 구조체들(GS) 각각은, 상기 게이트 전극(104)의 양 측벽들 상에 형성된 게이트 스페이서(108)를 더 포함할 수 있다.

상기 게이트 구조체들(GS)이 형성된 결과물 상에 이온 주입 공정을 수행하여 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 게이트 구조체들(GS)의 각각의 양 측의 상기 활성 패턴들(AP)에 형성될 수 있다. 상기 게이트 구조체들(GS)의 각각의 아래에 위치하는 상기 활성 패턴들(AP)의 부분들은 채널 영역(CR)으로 이용될 수 있다.

상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 게이트 구조체들(GS) 각각의 양 측에 상기 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(H1)이 형성될 수 있다. 상기 제1 콘택 홀들(H1)을 형성하는 것은, 도 3a 내지 도 3d를 참조하여 설명한 바와 같다.

도 1, 및 도 4a 내지 도 4d를 다시 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 게이트 구조체들(GS) 상에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)을 노출하는 제2 콘택 홀들(H2)이 형성될 수 있다. 상기 제2 콘택 홀들(H2)의 각각은, 상기 게이트 구조체들(GS) 각각의 상기 게이트 전극(104)을 노출할 수 있다.

본 변형예에 따르면, 상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여, 상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 상기 제1 콘택 홀들(H1)에 공통적으로 연결되는 제3 콘택 홀(H3)이 형성될 수 있다. 즉, 상기 제3 콘택 홀(H3)은, 도시된 바와 달리, 상기 한 쌍의 제1 콘택 홀들(H1) 사이에서 상기 제2 방향(D2)으로 더 연장되어, 상기 한 쌍의 제1 콘택 홀들(H1)과 중첩할 수 있다. 이에 따라, 상기 제3 콘택 홀(H3)은 상기 한 쌍의 제1 콘택 홀들(H1)과 각각 중첩하는 중첩 영역들(r)을 포함할 수 있다.

상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀들(H1)과 다른 포토 마스크를 이용하여 형성될 수 있고, 상기 제2 콘택 홀들(H2)과 동일한 포토 마스크를 이용하여 동시에 형성될 수 있다. 상기 제2 콘택 홀들(H2) 및 상기 제3 콘택 홀(H3)을 형성하는 것은, 도 4a 내지 도 4d를 참조하여 설명한 바와 같다.

도 7a 내지 도 7d를 참조하면, 먼저 상기 제1 마스크 막(M1)이 제거될 수 있다. 상기 제1 마스크 막(M1)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 층간 절연막(110) 상에 상기 콘택 홀들(H1, H2, H3)을 채우는 도전막이 형성될 수 있고, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 상기 제2 콘택 홀들(H2), 및 상기 제3 콘택 홀(H3) 내에 제1 콘택들(CT1), 제2 콘택들(CT2), 및 제3 콘택(CT3)이 각각 형성될 수 있다.

본 변형예에 따르면, 상기 제3 콘택(CT3)은 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택 홀들(H1)에 공통적으로 연결될 수 있다. 상기 제3 콘택(CT3) 및 이에 연결된 상기 한 쌍의 제1 콘택들(CT1)에 의해 연결 콘택(CT4)이 정의될 수 있다. 상기 연결 콘택(CT4)은 상기 제3 콘택(CT3)과 상기 한 쌍의 제1 콘택(CT1)들이 각각 중첩하는 중첩 부분들(P)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 콘택들(CT1)의 상면들, 상기 제2 콘택들(CT2)의 상면들 및 상기 제3 콘택(CT3)의 상면은 상기 기판으로부터 동일한 레벨에 위치할 수 있다. 이에 따라, 상기 연결 콘택(CT4)의 상면은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다.

상기 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 상기 제2 층간 절연막(120) 내에 상기 제2 층간 절연막(120)을 관통하여 상기 제3 콘택(CT3)에 연결되는 비아 콘택(122)이 형성될 수 있다.

상기 제2 층간 절연막(120) 상에, 평면적 관점에서, 상기 PMOSFET 영역(PR)과 중첩하는 제1 공통 도전 라인(PW1), 및 상기 NMOSFET 영역(NR)과 중첩하는 제2 공통 도전 라인(PW2)이 형성될 수 있다. 상기 제1 및 제2 공통 도전 라인들(PW1, PW2)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제3 콘택(CT3)은 상기 비아 콘택(122)을 통하여 상기 제1 및 제2 공통 도전 라인들(PW1, PW2) 중 하나에 연결될 수 있다. 도 7a에 도시된 바와 같이, 상기 제3 콘택(CT3)은, 상기 PMOSTFET 영역(PR) 상에 제공되어 상기 제1 공통 도전 라인(PW1)에 연결되거나, 상기 NMOSFET 영역(NR) 상에 제공되어 상기 제2 공통 도전 라인(PW2)에 연결될 수 있다. 본 변형예에 따르면, 상기 제3 콘택(CT3)이 상기 제1 공통 도전 라인(PW1)에 연결되는 경우, 상기 제1 공통 도전 라인(PW1)은 상기 비아 콘택(122), 상기 제3 콘택(CT3), 및 상기 제3 콘택(CT3)에 연결된 상기 한 쌍의 제1 콘택들(CT1)(즉, 상기 비아 콘택(122) 및 상기 연결 콘택(CT4))을 통하여 서로 이웃하는 로직 셀들(C1, C2) 각각의 상기 소스/드레인 영역들(SD)에 드레인 전압(Vdd), 일 예로, 파워 전압을 인가할 수 있다. 상기 제3 콘택(CT3)이 상기 제2 공통 도전 라인(PW2)에 연결되는 경우, 상기 제2 공통 도전 라인(PW2)은 상기 비아 콘택(122), 상기 제3 콘택(CT3), 및 상기 제3 콘택(CT3)에 연결된 상기 한 쌍의 제1 콘택(CT1)(즉, 상기 비아 콘택(122) 및 상기 연결 콘택(CT4))을 통하여 서로 이웃하는 로직 셀들(C1, C2) 각각의 상기 소스/드레인 영역들(SD)에 소스 전압(Vss), 일 예로, 접지 전압을 인가할 수 있다.

도 8a 내지 도 10a는 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다. 도 8b 내지 도 10b는 각각 도 8a 내지 도 10a의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 8c 내지 도 10c는 각각 도 8a 내지 도 10a의 Ⅱ-Ⅱ'에 따른 단면도들이고, 도 8d 내지 도 10d는 각각 도 8a 내지 도 10a의 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 2a 내지 도 6a, 도 2b 내지 도 6b, 도 2c 내지 도 6c, 및 도 2d 내지 도 6d를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.

먼저, 도 2a 내지 도 2d, 및 도 3a 내지 도 3d를 참조하여 설명한 바와 같이, 기판(100) 상에 소자분리막(ST)이 형성되어 활성 영역을 정의할 수 있다. 상기 활성 영역은 상기 소자분리막(ST)에 의해 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제1 소자 분리막(ST1), 상기 제1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제2 소자 분리막(ST2), 및 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)에 활성 패턴들(AP)을 정의하는 제3 소자분리막(ST3)을 포함할 수 있다. 상기 제3 소자분리막(ST3)은 상기 제1 방향(D1)으로 연장될 수 있고, 이에 따라, 상기 활성 패턴들(AP)은 상기 제1 방향(D1)으로 연장되고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 활성 패턴들(AP)의 각각은 상기 제3 소자분리막(ST3)에 의해 노출되는 상부 영역(이하, 활성 핀(AF))을 가질 수 있다.

상기 기판(100) 상에 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 게이트 구조체들(GS) 각각의 양 측에 상기 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(H1)이 형성될 수 있다. 상기 제1 콘택 홀들(H1)은 제1 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 상기 제1 콘택 홀들(H1)을 형성하는 것은, 도 3a 내지 도 3d를 참조하여 설명한 바와 같다.

도 1, 도 8a 내지 도 8d를 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 제1 마스크 막(M1)은 일 예로, 에스오에이치(SOH)막 일 수 있다.

상기 게이트 구조체들(GS) 상에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)을 노출하는 제2 콘택 홀들(H2)이 형성될 수 있다. 상기 제2 콘택 홀들(H2)의 각각은, 상기 게이트 구조체들(GS) 각각의 상기 게이트 전극(104)을 노출할 수 있다. 상기 제2 콘택 홀들(H2)은 제2 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 일 예로, 상기 제2 콘택 홀들(H2)을 형성하는 것은, 상기 제1 마스크막(M1) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제2 콘택 홀들(H2)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 개구부들에 의해 노출된 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다.

이 후, 상기 제1 마스크 막(M1) 상에 상기 제2 콘택 홀들(H2)을 채우는 제2 마스크 막(M2)이 형성될 수 있다. 상기 제2 마스크 막(M2)은 일 예로, 에스오에이치(SOH)막 일 수 있다.

상기 제2 마스크막(M2), 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)의 적어도 일부를 관통하여 상기 제1 콘택 홀들(H1) 중 하나에 연결되는 제3 콘택 홀(H3)이 형성될 수 있다. 상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀(H1)과 중첩하는 중첩 영역(r)을 포함할 수 있다. 상기 제3 콘택 홀(H3)은 상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에 형성될 수 있다. 일 실시예에 따르면, 상기 제3 콘택 홀(H3)은 상기 소스/드레인 영역들(SD)을 노출하지 않을 수 있다. 그러나, 다른 실시예에 따르면, 도시된 바와 달리, 상기 제3 콘택 홀(H3)은 상기 제2 마스크막(M2), 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 소스/드레인 영역들(SD)을 노출하도록 형성될 수 있다. 상기 제3 콘택 홀(H3)은 복수 개로 형성될 수 있다. 이 경우, 상기 제3 콘택 홀들(H3)은 상기 제1 콘택 홀들(H1) 중 대응하는 제1 콘택 홀들(H1)에 각각 연결될 수 있다.

상기 제3 콘택 홀(H3)은 제3 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 일 예로, 상기 제3 콘택 홀(H3)을 형성하는 것은, 상기 제2 마스크막(M2) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제3 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제3 콘택 홀(H3)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 개구부들에 의해 노출된 상기 상기 제2 마스크막(M2), 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다.

본 실시예에 따르면, 상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀들(H1) 및 상기 제2 콘택 홀들(H2)과 다른 포토 마스크를 이용하여 형성될 수 있다. 즉, 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택 홀들(H1) 사이에, 상기 한 쌍의 제1 콘택 홀들(H1) 중 하나에 연결되는 제3 콘택 홀(H3)이 상기 한 쌍의 제1 콘택 홀들(H1)과 다른 포토 마스크를 이용하여 형성될 수 있다. 이에 따라, 상기 한 쌍의 제1 콘택 홀들(H1) 중 다른 하나와 상기 제3 콘택 홀(H3) 사이의 간격은 노광 공정의 분해능 한계로부터 자유로울 수 있다.

도 1, 도 9a 내지 도 9d를 참조하면, 먼저 상기 제2 마스크막(M2) 및 상기 제1 마스크 막(M1)이 제거될 수 있다. 상기 제1 및 제2 마스크 막들(M1, M2)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 및 제2 마스크막들(M1, M2)이 제거됨에 따라, 상기 제1 층간 절연막(110) 내에 상기 제3 콘택 홀(H3) 및 이에 연결된 상기 제1 콘택 홀(H1)에 의해 정의되는 단일의 연결 홀(H4)이 형성될 수 있다. 상기 연결 홀(H4)은 상기 제3 콘택 홀(H3)과 상기 제1 콘택 홀(H1)이 중첩되는 상기 중첩 영역(r)을 포함할 수 있다. 상기 제1 층간 절연막(110) 상에 상기 콘택 홀들(H1, H2, H3)을 채우는 도전막(CL)이 형성될 수 있다.

도 1, 및 도 10a 내지 도 10d를 참조하면, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 상기 제2 콘택 홀들(H2), 및 상기 제3 콘택 홀(H3) 내에 제1 콘택들(CT1), 제2 콘택들(CT2), 및 제3 콘택(CT3)이 각각 형성될 수 있다. 상기 제3 콘택(CT3)은 상기 제1 콘택들(CT1) 중 하나에 연결될 수 있다. 상기 제3 콘택(CT3)이 복수 개로 제공되는 경우, 상기 제3 콘택들(CT3)은 상기 제1 콘택들(CT1) 중 대응하는 제1 콘택들(CT1)에 각각 연결될 수 있다. 상기 제3 콘택(CT3) 및 이에 연결된 상기 제1 콘택(CT1)에 의해 연결 콘택(CT4)이 정의될 수 있다. 상기 연결 콘택(CT4)은 상기 제3 콘택(CT3)과 상기 제1 콘택(CT1)이 중첩하는 중첩 부분(P)을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 제1 콘택들(CT1)의 상면들, 상기 제2 콘택들(CT2)의 상면들 및 상기 제3 콘택(CT3)의 상면은 상기 기판으로부터 동일한 레벨에 위치할 수 있다. 이에 따라, 상기 연결 콘택(CT4)의 상면은 상기 제1 층간 절연막(110)의 상면과 실질적으로 공면을 이룰 수 있다.

이 후의 공정은, 도 6a 내지 도 6d를 참조하여 설명한 바와 실질적으로 동일하다.

도 11a는 본 발명의 제2 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다. 도 11b 내지 도 11d는 각각 도 11a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 8a 내지 도 10a, 도 8b 내지 도 10b, 도 8c 내지 도 10c, 및 도 8d 내지 도 10d를 참조하여 설명한 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.

먼저, 도 2a 내지 도 2d, 및 도 3a 내지 도 3d를 참조하여 설명한 바와 같이, 활성 패턴들(AP) 및 상기 활성 패턴들(AP)을 가로지르는 게이트 구조체들(GS)이 형성된 기판(100) 상에, 상기 활성 패턴들(AP) 및 상기 게이트 구조체들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 상기 게이트 구조체들(GS) 각각의 양 측에 상기 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(H1)이 형성될 수 있다. 상기 제1 콘택 홀들(H1)은 제1 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다.

도 8a 내지 도 8d를 다시 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 게이트 구조체들(GS) 상에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)을 노출하는 제2 콘택 홀들(H2)이 형성될 수 있다. 상기 제2 콘택 홀들(H2)의 각각은, 상기 게이트 구조체들(GS) 각각의 상기 게이트 전극(104)을 노출할 수 있다. 상기 제2 콘택 홀들(H2)은 제2 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 이 후, 상기 제1 마스크 막(M1) 상에 상기 제2 콘택 홀들(H2)을 채우는 제2 마스크 막(M2)이 형성될 수 있다.

본 변형예에 따르면, 상기 제2 마스크막(M2), 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)의 적어도 일부를 관통하여, 상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 상기 제1 콘택 홀들(H1)에 공통적으로 연결되는 제3 콘택 홀(H3)이 형성될 수 있다. 즉, 상기 제3 콘택 홀(H3)은, 도시된 바와 달리, 상기 한 쌍의 제1 콘택 홀들(H1) 사이에서 상기 제2 방향(D2)으로 더 연장되어, 상기 한 쌍의 제1 콘택 홀들(H1)과 중첩할 수 있다. 이에 따라, 상기 제3 콘택 홀(H3)은 상기 한 쌍의 제1 콘택 홀들(H1)과 각각 중첩하는 중첩 영역들(r)을 포함할 수 있다.

상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀들(H1) 및 상기 제2 콘택 홀들(H2)과 다른 포토 마스크를 이용하여 형성될 수 있다. 즉, 상기 제3 콘택 홀(H3)은 제3 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 상기 제3 콘택 홀(H3)을 형성하는 것은, 도 8a 내지 도 8d를 참조하여 설명한 바와 같다.

도 11a 내지 도 11d를 참조하면, 먼저 상기 제1 및 제2 마스크 막들(M1, M2)이 제거될 수 있다. 상기 제1 및 제2 마스크 막들(M1, M2)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 층간 절연막(110) 상에 상기 콘택 홀들(H1, H2, H3)을 채우는 도전막이 형성될 수 있고, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 상기 제2 콘택 홀들(H2), 및 상기 제3 콘택 홀(H3) 내에 제1 콘택들(CT1), 제2 콘택들(CT2), 및 제3 콘택(CT3)이 각각 형성될 수 있다.

이 후의 공정은, 도 6a 내지 도 6d를 참조하여 설명한 본 발명의 제1 실시예에 따른 제조방법과 실질적으로 동일하다.

도 12a 내지 도 14a는 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 각각 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도들이다. 도 12b 내지 도 14b는 각각 도 12a 내지 도 14a의 Ⅰ-Ⅰ'에 따른 단면도들이고, 도 12c 내지 도 14c는 각각 도 12a 내지 도 14a의 Ⅱ-Ⅱ'에 따른 단면도들이고, 도 12d 내지 도 14d는 각각 도 12a 내지 도 14a의 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 2a 내지 도 6a, 도 2b 내지 도 6b, 도 2c 내지 도 6c, 및 도 2d 내지 도 6d를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.

도 1, 도 12a 내지 도 12d를 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 제1 마스크 막(M1)은 일 예로, 에스오에이치(SOH)막 일 수 있다.

도 13a 내지 도 13d를 참조하면, 먼저, 상기 제1 마스크 막(M1)이 제거될 수 있다. 상기 제1 마스크 막(M1)은 애싱(ahsing) 및 스트립(strip) 공정을 수행하여 제거될 수 있다. 상기 제1 층간 절연막(110) 상에 상기 제1 및 제2 콘택 홀들(H1, H2)을 채우는 도전막(CL)이 형성될 수 있고, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 및 상기 제2 콘택 홀들(H2) 내에 제1 콘택들(CT1), 및 제2 콘택들(CT2)이 각각 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제1 콘택들(CT1) 및 상기 제2 콘택들(CT2)의 상면들은 상기 제1 층간 절연막(110)의 상면과 상기 기판(100)으로부터 실질적으로 동일한 레벨에 있을 수 있다.

상기 제1 콘택들(CT1) 및 상기 제2 콘택들(CT2)이 형성된 후, 상기 제1 층간 절연막(110) 상에 절연막(115)이 형성될 수 있다. 상기 절연막(115)은 상기 제1 콘택들(CT1) 및 상기 제2 콘택들(CT2)의 상면들을 덮을 수 있다. 상기 절연막(115)은 일 예로, 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.

본 실시예에 따르면, 상기 절연막(115) 및 상기 제1 층간 절연막(110)을 관통하여, 상기 제1 콘택들(CT1) 중 하나의 적어도 일부를 노출하는 제3 콘택 홀(H3)이 형성될 수 있다. 상기 제3 콘택 홀(H3)은 상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에 형성되어, 상기 제1 콘택들(CT1) 중 하나의 적어도 일부를 노출할 수 있다. 상기 제3 콘택 홀(H3)이 복수 개로 형성되는 경우, 상기 제3 콘택 홀들(H3)은 상기 제1 콘택들(CT1) 중 대응하는 제1 콘택들(CT1)을 노출할 수 있다.

상기 제3 콘택 홀(H3)은 제3 포토 마스크를 이용하는 노광 공정을 수행하여 형성될 수 있다. 일 예로, 상기 제3 콘택 홀(H3)을 형성하는 것은, 상기 절연막(115) 상에 포토 레지스트막을 형성하는 것, 상기 포토 레지스트막 상에 상기 제3 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제3 콘택 홀(H3)이 형성될 영역을 정의하는 개구부들을 갖는 포토 레지스트 패턴을 형성하는 것, 상기 개구부들에 의해 노출된 상기 절연막(115) 및 상기 제1 층간 절연막(110)을 식각하는 것, 및 상기 포토 레지스트 패턴을 제거하는 것을 포함할 수 있다. 상기 식각 공정 동안, 상기 제1 콘택들(CT1) 중 하나의 적어도 일부가 노출될 수 있다. 일부 실시예들에 따르면, 도시되지 않았지만, 상기 식각 공정 동안, 상기 제3 콘택 홀(H3)에 의해 노출되는 상기 제1 콘택(CT1)의 적어도 일부가 리세스될 수 있다.

도 14a 내지 도 14d를 참조하면, 상기 절연막(115) 상에 상기 제3 콘택 홀(H3)을 채우는 도전막이 형성될 수 있고, 상기 도전막은 상기 절연막(115)이 노출될 때까지 평탄화될 수 있다. 이에 따라, 상기 제3 콘택 홀(H3)을 채우는 제3 콘택(CT3)이 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제3 콘택 홀(H3)의 상면은 상기 절연막(115)의 상면과 상기 기판(100)으로부터 실질적으로 동일한 레벨에 있을 수 있다.

상기 제3 콘택(CT3)은 상기 제1 콘택들(CT1) 중 하나에 연결될 수 있다. 상기 제3 콘택(CT3)이 복수 개로 제공되는 경우, 상기 제3 콘택들(CT3)은 상기 제1 콘택들(CT1) 중 대응하는 제1 콘택들(CT1)에 각각 연결될 수 있다. 상기 제3 콘택(CT3) 및 이에 연결된 상기 제1 콘택(CT1)에 의해 연결 콘택(CT4)이 정의될 수 있다.

본 실시예에 따르면, 상기 제3 콘택(CT3)의 상면(CT3(U))의 높이는 상기 제1 콘택들(CT1) 각각의 상면(CT1(U))의 높이보다 높을 수 있다. 더하여, 상기 제3 콘택(CT3)의 하면(CT3(L))의 높이는 상기 제1 콘택들(CT1) 각각의 상기 상면(CT1(U))의 높이보다 낮을 수 있다.

이 후의 공정은, 도 6a 내지 도 6d를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법과 실질적으로 동일하다.

도 15a는 본 발명의 제3 실시예의 변형예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 로직 셀들(C1, C2, C3, C4)의 일부를 나타내는 평면도이다. 도 15b 내지 도 15d는 각각 도 15a의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 12a 내지 도 14a, 도 12b 내지 도 14b, 도 12c 내지 도 14c, 및 도 12d 내지 도 14d를 참조하여 설명한 본 발명의 제3 실시예에 따른 반도체 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조 번호가 제공되고, 중복되는 설명은 생략될 수 있다.

도 12a 내지 도 12d를 다시 참조하면, 상기 제1 층간 절연막(110) 상에 상기 제1 콘택 홀들(H1)을 채우는 제1 마스크 막(M1)이 형성될 수 있다. 상기 게이트 구조체들(GS) 상에, 상기 제1 마스크막(M1) 및 상기 제1 층간 절연막(110)을 관통하여 상기 게이트 구조체들(GS)을 노출하는 제2 콘택 홀들(H2)이 형성될 수 있다. 상기 제2 콘택 홀들(H2)의 각각은, 상기 게이트 구조체들(GS) 각각의 상기 게이트 전극(104)을 노출할 수 있다. 상기 제2 콘택 홀들(H2)은 제2 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다.

도 13a 내지 도 13d를 다시 참조하면, 먼저, 상기 제1 마스크 막(M1)이 제거될 수 있다. 이 후, 상기 제1 층간 절연막(110) 상에 상기 제1 및 제2 콘택 홀들(H1, H2)을 채우는 도전막(CL)이 형성될 수 있고, 상기 제1 층간 절연막(110)이 노출될 때까지 상기 도전막(CL)이 평탄화될 수 있다. 이에 따라, 상기 제1 콘택 홀들(H1), 및 상기 제2 콘택 홀들(H2) 내에 제1 콘택들(CT1), 및 제2 콘택들(CT2)이 각각 형성될 수 있다. 상기 제1 콘택들(CT1) 및 상기 제2 콘택들(CT2)이 형성된 후, 상기 제1 층간 절연막(110) 상에 절연막(115)이 형성될 수 있다.

본 변형예에 따르면, 상기 절연막(115) 및 상기 제1 층간 절연막(110)의 적어도 일부를 관통하여, 상기 제2 방향(D2)으로 바로 인접하는 한 쌍의 상기 제1 콘택들(CT1)을 노출하는 제3 콘택 홀(H3)이 형성될 수 있다. 상기 제3 콘택 홀(H3)은 상기 게이트 구조체들(GS) 중 적어도 하나의 일 측에 형성되어, 상기 한 쌍의 제1 콘택들(CT1) 각각의 적어도 일부를 노출할 수 있다. 즉, 상기 제3 콘택 홀(H3)은, 도시된 바와 달리, 상기 한 쌍의 제1 콘택들(CT1) 사이에서 상기 제2 방향(D2)으로 더 연장되어, 상기 한 쌍의 제1 콘택들(CT1) 각각의 적어도 일부를 노출할 수 있다.

상기 제3 콘택 홀(H3)은 상기 제1 콘택 홀들(H1) 및 상기 제2 콘택 홀들(H2)과 다른 포토 마스크를 이용하여 형성될 수 있다. 즉, 상기 제3 콘택 홀(H3)은 제3 포토 마스크를 이용하는 노광 공정을 이용하여 형성될 수 있다. 상기 제3 콘택 홀(H3)을 형성하는 것은, 도 13a 내지 도 13d를 참조하여 설명한 바와 같다.

도 15a 내지 도 15d를 참조하면, 상기 절연막(115) 상에 상기 제3 콘택 홀(H3)을 채우는 도전막이 형성될 수 있고, 상기 도전막은 상기 절연막(115)이 노출될 때까지 평탄화될 수 있다. 이에 따라, 상기 제3 콘택 홀(H3)을 채우는 제3 콘택(CT3)이 형성될 수 있다. 상기 평탄화 공정에 의해, 상기 제3 콘택 홀(H3)의 상면은 상기 절연막(115)의 상면과 상기 기판(100)으로부터 실질적으로 동일한 레벨에 있을 수 있다.

본 변형예에 따르면, 상기 제3 콘택(CT3)은 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택들(CT1)에 공통적으로 연결될 수 있다. 상기 제3 콘택(CT3) 및 이에 연결된 상기 한 쌍의 제1 콘택들(CT1)에 의해 연결 콘택(CT4)이 정의될 수 있다.

상기 제3 콘택(CT3)의 상면(CT3(U))의 높이는 상기 제1 콘택들(CT1) 각각의 상면(CT1(U))의 높이보다 높을 수 있다. 더하여, 상기 제3 콘택(CT3)의 하면(CT3(L))의 높이는 상기 제1 콘택들(CT1) 각각의 상기 상면(CT1(U))의 높이보다 낮을 수 있다.

본 발명의 개념에 따르면, 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택 홀들(H1) 사이에, 상기 한 쌍의 제1 콘택 홀들(H1) 중 적어도 하나에 연결되는 제3 콘택 홀(H3)이 상기 한 쌍의 제1 콘택 홀들(H1)과 다른 포토 마스크를 이용하여 형성될 수 있다. 이에 따라, 상기 한 쌍의 제1 콘택 홀들(H1) 중 다른 하나와 상기 제3 콘택 홀(H3) 사이의 간격은 노광 공정의 분해능 한계로부터 자유로울 수 있다.

더하여, 상기 제2 방향(D2)으로 바로 인접하는 상기 한 쌍의 제1 콘택들(CT1) 사이에, 상기 한 쌍의 제1 콘택들(CT1) 중 적어도 하나에 연결되는 상기 제3 콘택(CT3)이 형성되는 경우, 상기 한 쌍의 제1 콘택들(CT1) 중 적어도 하나는 상기 제3 콘택(CT3) 및 상기 비아 콘택(122)을 통하여 상기 제1 또는 제2 공통 도전 라인(PW1, PW2)에 연결될 수 있다. 상기 제3 콘택(CT3)이 상기 한 쌍의 제1 콘택들(CT1)과 다른 포토 마스크를 이용하여 형성됨에 따라, 상기 비아 콘택(122)은 상기 한 쌍의 제1 콘택들(CT1) 사이의 상기 최소 피치에 제한되지 않고 상기 제3 콘택(CT3) 상에 자유롭게 배치될 수 있고, 상기 공통 도전 라인들(PW1, PW2)의 배치 또한 상기 한 쌍의 제1 콘택들(CT1) 사이의 상기 최소 피치에 의해 제한되지 않을 수 있다.

이상에서, 상기 활성 패턴들(AP)은 핀 형상을 갖는 것으로 도시되었으나, 이와는 달리 다양한 변형이 가능하다.

도 16는 본 발명의 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 상기 활성 패턴(AP)의 단면은 기판(100)에 인접한 넥 부분(NC)과 상기 넥 부분(NC)보다 넓은 폭의 바디 부분(BD)을 포함하는 오메가 형태(omega shaped)의 형상을 가질 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(102) 및 게이트 전극(104)이 차례로 제공될 수 있다. 상기 게이트 전극(104)의 일부는 상기 활성 패턴(AP) 아래로 연장될 수 있다.

도 17은 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 패턴을 도시하는 개념도이다. 본 실시예에 있어서, 반도체 소자의 활성 패턴(AP)은 기판(100)으로부터 이격된 나노 와이어 형태일 수 있다. 상기 활성 패턴(AP) 상에 게이트 절연 패턴(102) 및 게이트 전극(104)이 차례로 제공될 수 있다. 상기 게이트 전극(104)은 상기 활성 패턴(AP)과 상기 기판(100) 사이로 연장될 수 있다.

도 18은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.

도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.

상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.

상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

C1, C2, C3, C4: 로직 셀들
PR: PMOSFET 영역 NR: NMOSFET 영역
100: 기판 ST, ST1, ST2, ST3: 소자 분리막
AP: 활성 패턴 AF: 활성 핀
SD: 소스/드레인 영역들 GS: 게이트 구조체들
102: 게이트 절연 패턴 104: 게이트 전극
106: 캐핑 패턴 108: 게이트 스페이서
110, 120: 층간 절연막 115: 절연막
H1: 제1 콘택 홀들 H2: 제2 콘택 홀들
H3: 제3 콘택 홀 H4: 연결 홀
r: 중첩 영역 M1, M2: 마스크막
CL: 도전막 CT1: 제1 콘택들
CT2: 제2 콘택들 CT3: 제3 콘택
CT4: 연결 콘택 p: 중첩 부분
122: 비아 콘택 PW1, PW2: 공통 도전 라인들

Claims

기판 상에 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 복수의 활성 패턴들을 형성하는 것;
상기 제2 방향으로 연장되어 상기 복수의 활성 패턴들을 가로지르는 게이트 전극을 형성하는 것;
상기 게이트 전극의 일 측에 배치되고, 상기 제2 방향으로 연장되어 상기 복수의 활성 패턴들에 전기적으로 연결되는 제1 콘택을 형성하는 것;
상기 게이트 전극에 연결되는 제2 콘택을 형성하는 것; 및
상기 게이트 전극의 상기 일 측에 배치되고, 상기 제1 콘택의 단부로부터 상기 제2 방향으로 연장되는 제3 콘택을 형성하는 것을 포함하되,
상기 제1 콘택을 형성하는 것은, 하나의 포토 마스크를 이용하는 노광 공정을 수행하는 것을 포함하고,
상기 제3 콘택을 형성하는 것은, 상기 하나의 포토 마스크와는 다른 포토 마스크를 이용하는 노광 공정을 수행하는 것을 포함하고,
상기 제3 콘택은, 이의 하면의 높이가 상기 제1 콘택의 상면의 높이보다 낮도록 형성되는 반도체 소자의 제조방법.
청구항 1에 있어서,
상기 제1 및 제3 콘택들은, 상기 제3 콘택의 상면 및 상기 제1 콘택의 상기 상면이 동일한 높이에 위치하도록 형성되는 반도체 소자의 제조방법.
청구항 1에 있어서,
상기 기판 상에 상기 제3 콘택과 전기적으로 연결되는 공통 도전 라인을 형성하는 것을 더 포함하되,
상기 공통 도전 라인은 상기 제3 콘택 및 상기 제1 콘택을 통하여 상기 복수의 활성 패턴들에 전압을 인가하는 반도체 소자의 제조방법.
청구항 3에 있어서,
상기 제3 콘택 상에 이와 전기적으로 연결되는 비아를 형성하는 것을 더 포함하되,
상기 공통 도전 라인은 상기 비아 상에 형성되어 이와 전기적으로 연결되고, 상기 비아는 상기 공통 도전 라인과 상기 제3 콘택 사이에 개재되며, 상기 제3 콘택은 상기 비아를 통하여 상기 공통 도전 라인과 전기적으로 연결되는 반도체 소자의 제조방법.
청구항 1에 있어서,
상기 제1, 제2 및 제3 콘택들은, 이들의 상면들이 동일한 높이에 위치하도록 형성되는 반도체 소자의 제조방법.
청구항 1에 있어서,
상기 제3 콘택은, 상기 제2 콘택을 형성할 때 사용된 것과 동일한 포토 마스크를 이용하여 형성되는 반도체 소자의 제조방법.
청구항 6에 있어서,
상기 제1, 제2 및 제3 콘택들을 형성하는 것은:
상기 기판 상에 상기 복수의 활성 패턴들 및 상기 게이트 전극을 덮는 층간 절연막을 형성하는 것;
제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 제1 콘택 홀을 형성하는 것; 및
제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하여 상기 게이트 전극을 노출하는 제2 콘택 홀, 및 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 상기 제3 콘택 홀을 동시에 형성하는 것을 포함하되,
상기 제2 콘택 홀은 상기 제1 콘택 홀로부터 이격되고, 상기 제3 콘택 홀은 상기 제1 콘택 홀로부터 상기 제2 방향으로 연장되고,
상기 제1 내지 제3 콘택 홀들 내에 상기 제1 내지 제3 콘택들이 각각 형성되는 반도체 소자의 제조방법.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

청구항 7에 있어서,
상기 제1, 제2 및 제3 콘택들을 형성하는 것은:
상기 층간 절연막 상에 상기 제1, 제2 및 제3 콘택 홀들을 채우는 도전막을 형성하는 것; 및
상기 층간 절연막의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함하는 반도체 소자의 제조방법.
청구항 1에 있어서,
상기 제2 콘택은, 상기 제3 콘택을 형성할 때 사용된 상기 포토 마스크와는 다른 포토 마스크를 이용하여 형성되는 반도체 소자의 제조방법.
청구항 9에 있어서,
상기 제1, 제2 및 제3 콘택들을 형성하는 것은:
상기 기판 상에 상기 복수의 활성 패턴들 및 상기 게이트 전극을 덮는 층간 절연막을 형성하는 것;
제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 제1 콘택 홀을 형성하는 것;
제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하여 상기 게이트 전극을 노출하는 제2 콘택 홀을 형성하는 것; 및
제3 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 층간 절연막을 관통하는 제3 콘택 홀을 형성하는 것을 포함하되,
상기 제2 콘택 홀은 상기 제1 콘택 홀로부터 이격되고, 상기 제3 콘택 홀은 상기 제1 콘택 홀로부터 상기 제2 방향으로 연장되고,
상기 제1, 제2 및 제3 콘택 홀들 내에 상기 제1 내지 제3 콘택들이 각각 형성되는 반도체 소자의 제조방법.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

청구항 10에 있어서,
상기 제1, 제2 및 제3 콘택들을 형성하는 것은:
상기 층간 절연막 상에 상기 제1, 제2 및 제3 콘택 홀들을 채우는 도전막을 형성하는 것; 및
상기 층간 절연막의 상면이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함하는 반도체 소자의 제조방법.
청구항 9에 있어서,
상기 제1, 제2 및 제3 콘택들을 형성하는 것은:
상기 기판 상에 상기 복수의 활성 패턴들 및 상기 게이트 전극을 덮는 제1 층간 절연막을 형성하는 것;
제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 게이트 전극의 상기 일 측에 상기 제1 층간 절연막을 관통하는 제1 콘택 홀을 형성하는 것;
제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제1 층간 절연막을 관통하여 상기 게이트 전극을 노출하는 제2 콘택 홀을 형성하는 것;
상기 제1 콘택 홀 및 상기 제2 콘택 홀 내에 상기 제1 콘택 및 상기 제2 콘택을 각각 형성하는 것;
상기 제1 층간 절연막 상에 상기 제1 콘택 및 상기 제2 콘택을 덮는 제2 층간 절연막을 형성하는 것;
제3 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 제2 층간 절연막 및 상기 제1 층간 절연막의 적어도 일부를 관통하는 제3 콘택 홀을 형성하는 것; 및
상기 제3 콘택 홀 내에 상기 제3 콘택을 형성하는 것을 포함하되,
상기 제3 콘택 홀은 상기 제1 콘택의 적어도 일부를 노출하는 반도체 소자의 제조방법.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

기판 상에 제1 방향으로 연장되고 상기 제1 방향에 교차하는 제2 방향으로 서로 이격되는 복수의 활성 패턴들을 형성하는 것;
상기 기판 상에 상기 복수의 활성 패턴들을 덮는 층간 절연막을 형성하는 것;
제1 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막을 관통하고 상기 제2 방향으로 연장되어 상기 복수의 활성 패턴들을 노출하는 제1 콘택 홀을 형성하는 것;
제2 포토 마스크를 이용하는 노광 공정을 수행하여, 상기 층간 절연막 내에 상기 제1 콘택 홀로부터 상기 제2 방향으로 연장되는 제2 콘택 홀을 형성하는 것; 및
상기 제1 콘택 홀 및 상기 제2 콘택 홀 내에 제1 콘택 및 제2 콘택을 각각 형성하는 것을 포함하되,
상기 제2 콘택의 하면의 높이는 상기 제1 콘택의 상면의 높이보다 낮은 반도체 소자의 제조방법.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

청구항 13에 있어서,
상기 기판 상에 상기 제2 방향으로 연장되어 상기 복수의 활성 패턴들을 가로지르고, 상기 제1 방향으로 서로 이격되는 복수 개의 게이트 전극들을 형성하는 것;
상기 게이트 전극들 각각의 양 측의 상기 활성 패턴들에 소스/드레인 영역들을 형성하는 것; 및
공통 도전 라인을 형성하는 것을 더 포함하되,
상기 층간 절연막은 상기 게이트 전극들, 및 상기 소스/드레인 영역들을 덮도록 형성되고,
상기 제1 콘택은 상기 소스/드레인 영역들에 전기적으로 연결되고,
상기 공통 도전 라인은 상기 제2 콘택 및 상기 제2 콘택에 전기적으로 연결된 상기 제1 콘택을 통하여, 상기 소스/드레인 영역들에 전기적으로 연결되고,
전압이 상기 공통 도전 라인을 통해 상기 소스/드레인 영역들에 인가되는 반도체 소자의 제조방법.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

청구항 13에 있어서,
상기 제1 콘택 및 상기 제2 콘택은, 상기 제2 콘택의 상면 및 상기 제1 콘택의 상면이 동일한 높이에 위치하도록 형성되는 반도체 소자의 제조방법.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

제1 방향으로 길게 연장되는 선형 활성 반도체 패턴들을 형성하는 것;
상기 활성 반도체 패턴들과 교차하는 제2 방향으로 길게 연장되는 선형 게이트 전극, 및 상기 활성 반도체 패턴들 내 또는 이들과 인접하는 소스/드레인 영역들을 형성하는 것;
상기 활성 반도체 패턴들 위에 절연막을 형성하는 것;
상기 절연막을 식각하여 상기 절연막 내 상기 게이트 전극의 양 측 중 하나 상에 제1 콘택 홀들을 동시에 형성하는 것을 포함하는 제1 선택적 식각 공정을 수행하는 것, 상기 제1 콘택 홀들은 상기 절연막을 관통하여 연장되며 상기 제2 방향을 따라 서로 분리되고, 각각의 상기 제1 콘택 홀들은 복수개의 상기 활성 반도체 패턴들을 각각 노출하며;
상기 제1 선택적 식각 공정 후에 잔류하는 상기 절연막의 일부를 식각하여, 상기 제1 콘택 홀들 중 적어도 하나를 상기 제2 방향으로 확장하는 것을 포함하는 제2 선택적 식각 공정을 이어서 수행하는 것;
상기 제1 콘택 홀들, 및 상기 제2 선택적 식각 공정에 의해 형성된 상기 제1 콘택 홀들 중 상기 적어도 하나의 확장된 부분 내에 도전 물질을 형성하는 것; 및
상기 제1 콘택 홀들 중 상기 적어도 하나의 상기 확장된 부분 내에 위치하는 도전 물질 상에 비아를 형성하는 것을 포함하되,
상기 게이트 전극의 각각의 양 측 상에 복수개의 상기 소스/드레인 영역들이 형성되고, 상기 도전 물질은 상기 제1 콘택 홀들 내에 형성되어 복수개의 상기 소스/드레인 영역들과 전기적으로 연결되는 반도체 소자의 제조방법.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.

청구항 16에 있어서,
상기 제2 선택적 식각 공정은 상기 절연막을 관통하는 제2 콘택 홀을 형성하고, 상기 제1 콘택 홀들 중 상기 적어도 하나가 확장되는 동안 상기 제2 콘택 홀은 상기 게이트 전극을 노출하고,
도전 물질이 상기 제2 콘택 홀 내에 형성되어 콘택을 형성하는 반도체 소자의 제조방법.
청구항 18은(는) 설정등록료 납부시 포기되었습니다.

청구항 16에 있어서,
상기 제1 선택적 식각 공정은 상기 제2 방향으로 상기 제1 콘택 홀들 사이에 개재된 상기 절연막의 구획(section)을 남기고,
상기 제2 선택적 식각 공정은 상기 절연막의 상기 구획의 일부만 뚫도록 식각하여 상기 제1 콘택 홀들 중 하나를 확장시키고, 상기 제2 선택적 식각 공정 후에 상기 제1 콘택 홀들은 상기 제2 방향으로 서로 분리되어 잔류하는 반도체 소자의 제조방법.
청구항 19은(는) 설정등록료 납부시 포기되었습니다.

청구항 16에 있어서,
상기 제1 선택적 식각 공정은 상기 제2 방향으로 상기 제1 콘택 홀들 사이에 개재된 상기 절연막의 구획을 남기고,
상기 제2 선택적 식각 공정은 상기 절연막의 상기 구획의 상부만을 제거하는 반도체 소자의 제조방법.
청구항 20은(는) 설정등록료 납부시 포기되었습니다.

청구항 16에 있어서,
상기 제1 선택적 식각 공정은 상기 제2 방향으로 상기 제1 콘택 홀들 사이에 개재된 상기 절연막의 구획을 남기고,
상기 제2 선택적 식각 공정은, 상기 제1 콘택 홀들의 하나로부터 상기 제2 방향의 다른 하나까지, 상기 절연막의 상기 구획의 적어도 일부를 제거하는 반도체 소자의 제조방법.