KR20160118450A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것으로, 그의 상부에 형성된 제1 및 제2 활성 패턴들을 포함하는 기판, 상기 제1 및 제2 활성 패턴들은 상기 기판의 상면에 평행한 제1 방향으로 연장되고; 상기 제1 및 제2 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극; 상기 제1 게이트 전극의 일 측의 상기 제1 및 제2 활성 패턴들의 상부들에 각각 제공되는 제1 및 제2 소스/드레인 영역들, 상기 제1 및 제2 소스/드레인 영역들은 상기 제2 방향으로 서로 이격되고; 및 상기 제1 소스/드레인 영역 상에 배치되어, 상기 제1 소스/드레인 영역과 전기적으로 연결되는 활성 콘택을 포함할 수 있다. 이때, 상기 활성 콘택은, 평면적 관점에서, 상기 제1 소스/드레인 영역과 중첩되도록 제공되는 제1 서브 콘택 및 상기 제1 및 제2 소스/드레인 영역들 사이에 제공되는 제2 서브 콘택을 포함하고, 상기 제2 서브 콘택은 상기 기판을 향해 수직적으로 연장되는 수직 연장부를 포함하고, 상기 수직 연장부의 바닥면은 상기 제1 서브 콘택의 바닥면보다 더 낮을 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 소자의 신뢰성을 향상시킬 수 있는 활성 콘택을 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 형상된 반도체 소자를 간단한 공정을 통해 제조하는 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 그의 상부에 형성된 제1 및 제2 활성 패턴들을 포함하는 기판, 상기 제1 및 제2 활성 패턴들은 상기 기판의 상면에 평행한 제1 방향으로 연장되고; 상기 제1 및 제2 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극; 상기 제1 게이트 전극의 일 측의 상기 제1 및 제2 활성 패턴들의 상부들에 각각 제공되는 제1 및 제2 소스/드레인 영역들, 상기 제1 및 제2 소스/드레인 영역들은 상기 제2 방향으로 서로 이격되고; 및 상기 제1 소스/드레인 영역 상에 배치되어, 상기 제1 소스/드레인 영역과 전기적으로 연결되는 활성 콘택을 포함하되, 상기 활성 콘택은, 평면적 관점에서, 상기 제1 소스/드레인 영역과 중첩되도록 제공되는 제1 서브 콘택 및 상기 제1 및 제2 소스/드레인 영역들 사이에 제공되는 제2 서브 콘택을 포함하고, 상기 제2 서브 콘택은 상기 기판을 향해 수직적으로 연장되는 수직 연장부를 포함하고, 상기 수직 연장부의 바닥면은 상기 제1 서브 콘택의 바닥면보다 더 낮을 수 있다.
상기 반도체 소자는, 상기 기판 내에 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막들; 및 상기 제1 게이트 전극 및 상기 제1 및 제2 소스/드레인 영역들을 덮는 층간 절연막을 더 포함하되, 상기 수직 연장부의 바닥면은, 상기 층간 절연막의 상면 및 상기 소자 분리막들의 상면 사이의 레벨에 위치할 수 있다.
상기 제2 서브 콘택의 상면은 상기 제1 서브 콘택의 상면과 공면을 이룰 수 있다.
상기 제1 서브 콘택과 상기 제2 서브 콘택은 동일한 물질을 포함하고, 서로 연결되어 일체를 이룰 수 있다.
평면적 관점에서, 상기 수직 연장부는 상기 제1 서브 콘택과 중첩될 수 있다.
상기 수직 연장부의 바닥면은 상기 제1 게이트 전극의 상면보다 더 낮을 수 있다.
상기 반도체 소자는, 상기 제1 및 제2 소스/드레인 영역들 상에 각각 제공되어, 상기 제1 및 제2 소스/드레인 영역들과 각각 연결되는 제1 및 제2 연결 도전 패턴들을 더 포함하되, 상기 제1 서브 콘택은 상기 제1 연결 도전 패턴의 상면과 접촉하여, 상기 제1 연결 도전 패턴을 통해 상기 제1 소스/드레인 영역과 전기적으로 연결되고, 상기 제2 서브 콘택은 상기 제1 및 제2 연결 도전 패턴들 사이에 제공될 수 있다.
상기 반도체 소자는, 상기 활성 콘택의 측벽들 및 바닥면을 감싸는 베리어막을 더 포함하되, 상기 베리어막의 일부는 상기 제1 서브 콘택과 상기 제1 연결 도전 패턴 사이에 개재될 수 있다.
상기 제1 및 제2 활성 패턴들을 가로지르며, 상기 제1 게이트 전극과 평행하게 연장되는 제2 게이트 전극을 더 포함하되, 상기 제1 및 제2 게이트 전극들은 서로 상기 제1 방향으로 이격되고, 상기 활성 콘택은 상기 제1 및 제2 게이트 전극들 사이에 제공될 수 있다.
상기 반도체 소자는, 상기 제1 및 제2 게이트 전극들의 상면들을 공통으로 덮는 캐핑막을 더 포함하되, 상기 수직 연장부의 바닥면은 상기 캐핑막의 바닥면보다 더 낮을 수 있다.
상기 반도체 소자는, 상기 활성 콘택 상에 제공된 비아; 및 상기 비아 상에 제공되어, 상기 비아 및 상기 활성 콘택을 통해 상기 제1 소스/드레인 영역과 전기적으로 연결되는 도전 라인을 더 포함 수 있다.
상기 제1 방향으로의 일 단면의 관점에서, 상기 활성 콘택은 T자 형태를 가질 수 있다.
상기 제2 방향으로의 일 단면의 관점에서, 상기 수직 연장부와 인접하는 상기 제2 서브 콘택의 일 측벽은 계단형 프로파일을 가질 수 있다.
상기 제1 서브 콘택은 제1 측벽을 갖고, 상기 제2 서브 콘택은 상기 제1 측벽과 인접하는 제2 측벽을 갖고, 상기 제1 측벽과 상기 제2 측벽은 서로 공면을 이룰 수 있다.
평면적 관점에서, 상기 제1 서브 콘택은 상기 제2 방향으로 연장되면서 상기 제2 서브 콘택을 관통할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판 내에 활성 패턴들을 정의하는 소자 분리막들, 상기 활성 패턴들의 상부들은 상기 소자 분리막들의 상면들 위로 돌출되고; 적어도 하나의 상기 활성 패턴들의 상기 상부에 제공된 소스/드레인 영역; 상기 소스/드레인 영역 상에 제공되어, 상기 소스/드레인 영역과 연결되는 연결 도전 패턴; 상기 연결 도전 패턴 상에 제공되어 상기 소스/드레인 영역과 연결된 활성 콘택, 상기 활성 콘택은 상기 연결 도전 패턴과 접촉하는 제1 서브 콘택 및 상기 제1 서브 콘택과 일체로 연결되는 제2 서브 콘택을 포함하고; 상기 활성 콘택 상에 제공된 비아; 및 상기 비아 상에 제공되어, 상기 비아 및 상기 활성 콘택을 통해 상기 소스/드레인 영역과 전기적으로 연결되는 도전 라인을 포함할 수 있다.
상기 제2 서브 콘택은 상기 기판을 향해 수직적으로 연장되는 수직 연장부를 포함하고, 평면적 관점에서, 상기 수직 연장부는 상기 제1 서브 콘택과 중첩될 수 있다.
상기 수직 연장부의 바닥면은 상기 제1 서브 콘택의 바닥면보다 더 낮을 수 있다.
상기 반도체 소자는, 상기 활성 콘택을 감싸는 베리어막을 더 포함하되, 상기 베리어막의 일부는 상기 제1 서브 콘택과 상기 연결 도전 패턴 사이에 개재될 수 있다.
상기 반도체 소자는, 상기 소스/드레인 영역을 사이에 두고 서로 이격된 제1 및 제2 게이트 전극들을 더 포함하되, 상기 제1 및 제2 게이트 전극들은 서로 평행하게 연장되면서 상기 활성 패턴들을 가로지르고, 평면적 관점에서, 상기 활성 콘택은 상기 제1 및 제2 게이트 전극들 사이에 배치되고, 상기 활성 콘택은 상기 제1 및 제2 게이트 전극들 모두와 이격될 수 있다.
상기 제1 및 제2 게이트 전극들의 상면들을 공통으로 덮는 캐핑막을 더 포함하되, 상기 제2 서브 콘택은 상기 캐핑막을 관통할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판 내에 활성 패턴들을 정의하는 소자 분리막들, 상기 활성 패턴들의 상부들은 상기 소자 분리막들의 상면들 위로 돌출되고; 상기 활성 패턴들을 가로지르는 게이트 전극; 적어도 하나의 상기 활성 패턴들의 상기 상부에 제공되며, 상기 게이트 전극과 인접하는 소스/드레인 영역; 및 상기 소스/드레인 영역 상에 배치되어, 상기 소스/드레인 영역과 전기적으로 연결되는 활성 콘택을 포함하되, 상기 활성 콘택은 상기 게이트 전극과 이격되며, 상기 활성 콘택은, 상기 게이트 전극의 상면보다 더 낮은 바닥면을 갖는 수직 연장부를 포함할 수 있다.
상기 활성 콘택은: 평면적 관점에서, 상기 소스/드레인 영역과 중첩되는 제1 서브 콘택; 및 상기 제1 서브 콘택과 일체로 연결되는 제2 서브 콘택을 더 포함하고, 상기 기판을 향해 수직적으로 연장되는 상기 제2 서브 콘택의 일부는 상기 수직 연장부를 구성할 수 있다.
평면적 관점에서, 상기 수직 연장부는 상기 제1 서브 콘택과 중첩될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 상부에 제1 및 제2 활성 패턴들을 형성하는 것; 제1 및 제2 게이트 전극들을 형성하는 것, 상기 제1 및 제2 게이트 구조체들은 서로 평행하게 연장되면서 상기 제1 및 제2 활성 패턴들을 가로지르고; 상기 제1 및 제2 게이트 전극들 사이의 상기 제1 및 제2 활성 패턴들의 상부들에 제1 및 제2 소스/드레인 영역들을 각각 형성하는 것; 상기 제1 및 제2 게이트 전극들 및 상기 제1 및 제2 소스/드레인 영역들을 덮는 층간 절연막을 형성하는 것; 상기 층간 절연막을 패터닝하여, 평면적 관점에서 상기 제1 소스/드레인 영역과 중첩되는 제1 서브 콘택 홀을 형성하는 것; 상기 층간 절연막을 패터닝하여, 평면적 관점에서 상기 제1 및 제2 소스/드레인 영역들 사이의 제2 서브 콘택 홀을 형성하는 것, 상기 제1 및 제2 서브 콘택 홀들은 서로 연결되어 하나의 연통 홀(communicating hole)을 이루고; 및 상기 연통 홀을 채우는 활성 콘택을 형성하는 것을 포함하되, 상기 제2 서브 콘택 홀을 형성하는 것은, 상기 제1 서브 콘택 홀의 바닥으로부터 상기 기판을 향해 수직적으로 연장되는 수직 연장 홀을 형성하는 것을 포함할 수 있다.
상기 제1 서브 콘택 홀이 형성되는 위치를 정의하는 제1 레이아웃과 상기 제2 서브 콘택 홀이 형성되는 위치를 정의하는 제2 레이아웃은 서로 일부 중첩되도록 제공되고, 상기 수직 연장 홀은 상기 제1 및 제2 레이아웃들이 중첩되는 영역에 형성될 수 있다.
상기 제조 방법은, 상기 층간 절연막을 패터닝하여, 적어도 하나의 상기 제1 및 제2 게이트 전극들의 상면을 노출하는 게이트 콘택 홀을 형성하는 것을 더 포함하되, 상기 게이트 콘택 홀은 상기 제2 서브 콘택 홀과 동시에 형성될 수 있다.
상기 제조 방법은, 상기 제1 및 제2 소스/드레인 영역들과 각각 연결되는 제1 및 제2 연결 도전 패턴들을 형성하는 것을 더 포함하되, 상기 층간 절연막은 상기 제1 및 제2 연결 도전 패턴들을 덮도록 형성되고, 상기 제1 서브 콘택 홀은 상기 제1 연결 도전 패턴의 상면을 노출할 수 있다.
본 발명에 따른 반도체 소자는, 소스/드레인 영역 상에 형성되는 확장된 형태의 활성 콘택을 간단한 공정으로 구현함으로써, 활성 콘택 상에 형성되는 비아의 미스 얼라인을 방지하고 공정 마진을 보다 확보할 수 있다. 따라서, 신뢰성 높은 반도체 소자를 제공할 수 있다. 나아가, 활성 콘택과 비아간의 접촉 면적이 증대되어 소자 저항을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a 내지 도 3e는 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 4, 6 및 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 7a 및 9a는 각각 도 4, 6 및 8의 A-A'에 따른 단면도들이다.
도 5b, 7b 및 9b는 각각 도 4, 6 및 8의 B-B'에 따른 단면도들이다.
도 5c, 7c 및 9c는 각각 도 4, 6 및 8의 C-C'에 따른 단면도들이다.
도 7d 및 9d는 각각 도 6 및 8의 D-D'에 따른 단면도들이다.
도 7e 및 9e는 각각 도 6 및 8의 E-E'에 따른 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 12 내지 도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 에스램 셀의 등가 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 에스램 셀은 제1 풀-업 트랜지스터(TU1, first pull-up transistor), 제1 풀-다운 트랜지스터(TD1, first pull-down transistor), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1, first access transistor) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 상기 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들인 반면에, 상기 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2)과 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
상기 제1 풀-업 트랜지스터(TU1)의 제1 소오스/드레인 및 상기 제1 풀-다운 트랜지스터(TD1)의 제1 소오스/드레인은 제1 노드(N1, first node)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 제2 소오스/드레인은 전원 라인(Vcc)에 연결될 수 있고, 상기 제1 풀-다운 트랜지스터(TD1)의 제2 소오스/드레인은 접지 라인(Vss)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 게이트 및 상기 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 상기 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 상기 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
상기 제2 풀-업 트랜지스터(TU2)의 제1 소오스/드레인 및 상기 제2 풀-다운 트랜지스터(TD2)의 제1 소오스/드레인은 제2 노드(N2)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 제2 소오스/드레인은 상기 전원 라인(Vcc)에 연결될 수 있고, 상기 제2 풀-다운 트랜지스터(TD2)의 제2 소오스/드레인은 상기 접지 라인(Vss)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 게이트 및 상기 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 상기 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 상기 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 상기 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 상기 제2 노드(N2)에 전기적으로 연결될 수 있고, 상기 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 상기 제1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제1 액세스 트랜지스터(TA1)의 제1 소오스/드레인은 상기 제1 노드(N1)에 연결될 수 있고, 상기 제1 액세스 트랜지스터(TA1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 상기 제2 액세스 트랜지스터(TA2)의 제1 소오스/드레인은 상기 제2 노드(N2)에 연결될 수 있고, 상기 제2 액세스 트랜지스터(TA2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 에스램 셀이 구현될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 3a 내지 도 3e는 각각 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 2 및 도 3a 내지 도 3e를 참조하면, 기판(100)에 로직 셀들을 정의하는 제1 소자 분리막(ST1)이 제공될 수 있다. 도 2는 상기 로직 셀들 중 어느 하나의 로직 셀을 예시한 것일 수 있다. 상기 로직 셀은 하나의 논리 동작을 하기 위한 단위일 수 있다. 일 예로, 상기 로직 셀은 앞서 도 1을 참조하여 설명한 에스램 셀을 포함할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다.
상기 기판(100)에 제2 소자 분리막들(ST2)이 제공되어, 활성 패턴들(FN1-FN6)을 정의할 수 있다. 상기 활성 패턴들(FN1-FN6)은, 상기 기판(100)의 상면과 평행한 제2 방향(D2)으로 연장되는 제1 내지 제6 활성 패턴들(FN1-FN6)을 포함할 수 있다. 상기 활성 패턴들(FN1-FN6)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴들(FN1-FN6)의 각각의 양 측에 상기 제2 방향(D2)으로 연장되는 제2 소자 분리막들(ST2)이 배치될 수 있다. 일 실시예에서, 상기 복수의 활성 패턴들(FN1-FN6)의 상부에 복수의 핀 부분들이 각각 제공될 수 있다. 일 예로, 상기 핀 부분들은, 상기 제2 소자 분리막들(ST2) 사이로 돌출된 핀(fin) 형상을 가질 수 있다.
일 실시예에 따르면, 상기 활성 패턴들(FN1-FN6)은 각각 PMOSFET 영역 또는 NMOSFET 영역을 정의할 수 있다. 일 예로, 상기 제2, 제3 및 제6 활성 패턴들(FN2, FN3, FN6)은 상기 PMOSFET 영역들을 정의할 수 있으며, 상기 제1, 제4 및 제5 활성 패턴들(FN1, FN4, FN5)는 상기 NMOSFET 영역들을 정의할 수 있다. 상기 활성 패턴들(FN1-FN6)간의 상기 제1 방향(D1)으로의 이격 거리는, 상기 활성 패턴들(FN1-FN6)간의 영역에 따라 다를 수 있다. 예를 들어, 상기 제1 및 상기 제2 활성 패턴들(FN1, FN2)은 각각 NMOSFET 영역 및 PMOSFET 영역으로 서로 다른 영역이며, 이때 상기 제1 및 상기 제2 활성 패턴들(FN1, FN2)간의 거리는 제1 거리일 수 있다. 상기 제2 및 제3 활성 패턴들(FN2, FN3)은 모두 PMOSFET 영역들로 서로 같은 영역이며, 이때 상기 제2 및 제3 활성 패턴들(FN2, FN3)간의 거리는 제2 거리일 수 있다. 여기서, 상기 제2 거리는 상기 제1 거리보다 클 수 있다.
상기 제1 소자 분리막(ST1)과 상기 제2 소자 분리막들(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 제1 소자 분리막(ST1)의 두께는 상기 제2 소자 분리막들(ST2)의 두께보다 두꺼울 수 있다. 이 경우, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에서, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다.
상기 활성 패턴들(FN1-FN6) 상에, 상기 활성 패턴들(FN1-FN6)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(G1-G6)이 제공될 수 있다. 상기 게이트 전극들(G1-G6)은 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 게이트 전극들(G1-G6)은, 상기 제1 방향(D1)으로 연장되면서 상기 활성 패턴들(FN1-FN6) 및 상기 제2 소자 분리막들(ST2)을 모두 가로지르는 제1 내지 제6 게이트 전극들(G1-G6)을 포함할 수 있다.
각각의 상기 게이트 전극들(G1-G6)의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 각각의 상기 게이트 전극들(G1-G6)의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 상기 게이트 전극들(G1-G6)간의 사이를 채우는 제1 층간 절연막(110)이 제공될 수 있다. 상기 캐핑막(GP)이 상기 제1 층간 절연막(110) 상에 제공되어, 상기 게이트 전극들(G1-G6)의 상면들을 공통적으로 덮을 수 있다. 상기 캐핑막(GP) 상에 순차적으로 적층된 제2 내지 제5 층간 절연막들(115, 120, 130, 140)이 제공될 수 있다. 상기 제2 및 제3 층간 절연막들(115, 120) 사이에 제1 식각 정지층(ES1), 상기 제3 및 제4 층간 절연막들(120, 130) 사이에 제2 식각 정지층(ES2), 및 상기 제4 및 제5 층간 절연막들(130, 140) 사이에 제3 식각 정지층(ES3)이 각각 개재될 수 있다.
상기 게이트 전극들(G1-G6)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 캐핑막(GP) 및 상기 게이트 스페이서들(GS)은 각각 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제1 내지 제5 층간 절연막들(110, 120, 130, 140)은 각각 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제1 내지 제3 식각 정지층들(ES1, ES2, ES3)은 각각 SiCN을 포함할 수 있다.
각각의 상기 게이트 전극들(G1-G6)의 양 측에 위치하는 상기 활성 패턴들(FN1-FN6)에 소스/드레인 영역들(SD1-SD6)이 제공될 수 있다. 상기 소스/드레인 영역들(SD1-SD6)은, 상기 제1 내지 제6 활성 패턴들(FN1-FN6) 상에 각각 제공된 제1 내지 제6 소스/드레인 영역들(SD1-SD6)을 포함할 수 있다. 도 3b, 3d 및 3e에 도시된 바와 같이, 상기 소스/드레인 영역들(SD1-SD6)은 상기 활성 패턴들(FN1-FN6) 내에 한정될 수 있으나, 이와 달리 상기 기판(100)의 상부, 즉, 상기 제2 소자 분리막들(ST2) 상으로 연장될 수 있다.
일 실시예에 따르면, 상기 제2, 제3 및 제6 활성 패턴들(FN2, FN3, FN6) 내의 상기 제2, 제3 및 제6 소스/드레인 영역들(SD2, SD3, SD6)은 p형 불순물 영역들일 수 있고, 상기 제1, 제4 및 제5 활성 패턴들(FN1, FN4, FN5) 내의 상기 제1, 제4 및 제5 소스/드레인 영역들(SD1, SD4, SD5)은 n형 불순물 영역들일 수 있다. 상기 게이트 전극들(G1-G6)의 각각의 아래에 위치하고 상기 게이트 전극들(G1-G6)의 각각과 중첩하는 상기 핀 부분들은, 채널 영역으로 이용될 수 있다.
상기 소스/드레인 영역들(SD1-SD6)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 따라서, 상기 소스/드레인 영역들(SD1-SD6)의 상면들은 상기 핀 부분들의 상면보다 더 높은 레벨에 위치할 수 있다. 상기 소스/드레인 영역들(SD1-SD6)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 영역들(SD1-SD6)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 영역들(SD1-SD6)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들에 압축력(compressive force) 또는 인장력(tensile force)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 PMOSFET 영역들에 해당되는 상기 제2, 제3 및 제6 소스/드레인 영역들(SD2, SD3, SD6)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 제2, 제3 및 제6 소스/드레인 영역들(SD2, SD3, SD6)은 상기 채널 영역들에 압축력을 제공할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 NMOSFET 영역들에 해당되는 상기 제1, 제4, 및 제5 소스/드레인 영역들(SD1, SD4, SD5)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 상기 채널 영역들에 인장력을 제공할 수 있다. 이와 같이 상기 소스/드레인 영역들(SD1-SD6)은 상기 채널 영역들에 압축력 또는 인장력을 제공함으로써, 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 동작할 때, 상기 채널 영역들 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
상기 게이트 전극들(G1-G6)의 각각의 양 측에 연결 도전 패턴들(TS)이 제공될 수 있다. 일 예로, 상기 연결 도전 패턴들(TS)의 일부는, 상기 소스/드레인 영역들(SD1-SD6) 상에 각각 대응되도록 배치될 수 있다. 즉, 상기 연결 도전 패턴들(TS)의 일부는 상기 소스/드레인 영역들(SD1-SD6)과 마찬가지로 상기 제1 방향(D1)으로 상호 이격될 수 있다. 한편, 다른 예로, 상기 연결 도전 패턴들(TS)의 나머지 일부는 상기 제1 방향(D1)으로 상호 이격된 상기 소스/드레인 영역들(SD1-SD6)을 서로 전기적으로 연결시킬 수 있다. 예를 들어, 상기 제3 및 제4 소스/드레인 영역들(SD4, SD5) 상에서 이들을 공통적으로 덮는 상기 연결 도전 패턴(TS)은, 상기 제3 및 제4 소스/드레인 영역들(SD4, SD5)을 서로 연결할 수 있다(도 3b 참조).
상기 연결 도전 패턴들(TS)은 상기 소스/드레인 영역들(SD1-SD6)에 직접 접할 수 있다. 상기 연결 도전 패턴들(TS)은 금속-실리사이드를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(TS)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(TS)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 상기 제1 층간 절연막(110) 내에 제공될 수 있다.
상기 연결 도전 패턴들(TS)과 상기 제1 및 제2 층간 절연막들(110, 115) 사이 및 상기 연결 도전 패턴들(TS)과 상기 소스/드레인 영역들(SD1-SD6) 사이에 제1 베리어막들(BM1)이 제공될 수 있다. 각각의 상기 제1 베리어막들(BM1)은 콘포멀한 두께로 상기 연결 도전 패턴들(TS)을 감쌀 수 있다. 단, 상기 연결 도전 패턴(TS)의 상면은 상기 제1 베리어막(BM1)으로 덮이지 않을 수 있다. 상기 제1 베리어막들(BM1)은 Ti/TiN을 포함할 수 있다.
상기 연결 도전 패턴들(TS) 상에 소스/드레인 콘택들(SDC) 및 제1 내지 제4 활성 콘택들(CA1-CA4)이 제공될 수 있다. 일 예로, 평면적 관점에서, 상기 소스/드레인 콘택들(SDC)은 각각의 상기 게이트 전극들(G1-G6)의 양 측에 제공될 수 있다. 각각의 상기 소스/드레인 콘택들(SDC)은 상기 연결 도전 패턴(TS)의 상면을 덮으며 상기 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 소스/드레인 콘택들(SDC) 중 일부는 두 개 이상의 상기 연결 도전 패턴들(TS)을 서로 연결할 수 있다.
상기 게이트 전극들(G1-G6) 상에 게이트 콘택들(CB)이 각각 제공될 수 있다. 일 예로, 각각의 상기 게이트 콘택들(CB)은 각각의 상기 게이트 전극들(G1-G6)의 일 말단 상에 배치될 수 있다. 상기 게이트 콘택들(CB)은 상기 제2 및 제3 층간 절연막들(115, 120), 상기 제1 식각 정지층(ES1), 및 상기 캐핑막(GP)을 관통하여 상기 게이트 전극들(G1-G6)의 상면과 직접 접할 수 있다. 상기 게이트 콘택들(CB) 상의 비아들을 통해 상기 게이트 전극들(G1-G6)은 이들 상의 도전 라인들과 전기적으로 연결될 수 있다. 일 예로, 상기 제4 게이트 전극은 상기 게이트 콘택(CB) 상의 제5 비아(V5)를 통해 제5 도전 라인(CBL5)과 연결될 수 있다.
상기 소스/드레인 콘택들(SDC) 및 상기 게이트 콘택들(CB)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 이때, 상기 연결 도전 패턴들(TS)은 상기 소스/드레인 콘택들(SDC)과 다른 물질을 포함할 수 있다. 일 예로, 상기 소스/드레인 콘택들(SDC)은 텅스텐을 포함할 수 있고, 상기 연결 도전 패턴들(TS)은 금속 ?실리사이드를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 활성 패턴(FN2) 상에 제1 내지 제3 활성 콘택들(CA1-CA3)이 제공될 수 있고, 상기 제3 및 제4 활성 패턴들(FN3, FN4) 상에 이들을 가로지르는 제4 활성 콘택(CA4)이 제공될 수 있다. 평면적 관점에서, 상기 제1 활성 콘택(CA1)은 상기 제1 및 제2 게이트 전극들(G1, G2) 사이에 제공될 수 있고, 상기 제2 및 제4 활성 콘택들(CA2, CA4)은 상기 제3 및 제4 게이트 전극들(G3, G4) 사이에 제공될 수 있고, 상기 제3 활성 콘택(CA3)은 상기 제5 및 제6 게이트 전극들(G5, G6) 사이에 제공될 수 있다.
상기 제1 내지 제4 활성 콘택들(CA1-CA4)의 측벽들 및 바닥면들을 감싸는 제2 베리어막들(BM2)이 제공될 수 있다. 단, 상기 제1 내지 제4 활성 콘택들(CA1-CA4)의 상면들은 상기 제2 베리어막들(BM2)로 덮이지 않을 수 있다. 상기 제2 베리어막들(BM2)의 일부는, 제1 내지 제4 활성 콘택들(CA1-CA4)과 상기 연결 도전 패턴들(TS) 사이에 개재될 수 있다. 상기 제2 베리어막들(BM2)은 Ti/TiN을 포함할 수 있다. 이로써, 상기 제2 베리어막들(BM2)은 상기 제1 내지 제4 활성 콘택들(CA1-CA4)과 상기 연결 도전 패턴들(TS)간의 금속 확산을 방지할 수 있다.
이하, 먼저 상기 제1 활성 콘택(CA1)에 대해 상세히 설명한다. 상기 제1 활성 콘택(CA1)은, 제1 및 제2 서브 콘택들(SC1, SC2)을 포함할 수 있다. 상기 제1 서브 콘택(SC1)은 상기 제2 소스/드레인 영역(SD2) 상의 상기 연결 도전 패턴(TS)의 상면과 직접 접촉할 수 있다. 반면, 상기 제2 서브 콘택(SC2)은, 상기 제2 소스/드레인 영역(SD2) 및 이의 상의 상기 연결 도전 패턴(TS)과 모두 이격될 수 있다. 즉, 평면적 관점에서, 상기 제1 서브 콘택(SC1)은 상기 제2 소스/드레인 영역(SD2)과 중첩될 수 있고, 상기 제2 서브 콘택(SC2)은 상기 제2 및 제3 소스/드레인 영역들(SD2, SD3) 사이에 있을 수 있다.
상기 제1 서브 콘택(SC1)과 상기 제2 서브 콘택(SC2)은 동일한 물질을 포함할 수 있고, 즉 서로 연결되어 일체로서 상기 제1 활성 콘택(CA1)을 구성할 수 있다. 상기 제1 및 제2 서브 콘택들(SC1, SC2)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 및 제2 서브 콘택들(SC1, SC2)은 상기 소스/드레인 콘택들(SDC)과 동일한 물질을 포함할 수 있다.
상기 제1 서브 콘택(SC1)은 상기 제3 층간 절연막(120)내에 제공될 수 있고, 따라서 상기 제1 서브 콘택(SC1)의 상면 및 바닥면은 상기 제3 층간 절연막(120)의 상면 및 바닥면과 각각 공면을 이룰 수 있다. 또한, 상기 제1 서브 콘택(SC1)의 상면 및 바닥면은 상기 소스/드레인 콘택들(SDC)의 상면들 및 바닥면들과 각각 실질적으로 동일한 레벨에 있을 수 있다. 평면적 관점에서, 상기 제1 서브 콘택(SC1)은 상기 제1 및 제2 게이트 전극들(G1, G2) 사이에 위치할 수 있다. 상기 제1 서브 콘택(SC1)은 상기 제1 방향(D1)으로 연장되는 바(bar) 형태일 수 있다.
일 예로, 상기 제2 서브 콘택(SC2)의 바닥면은 상기 게이트 콘택들(CB)의 바닥면들과 실질적으로 동일한 레벨에 위치할 수 있다. 즉, 상기 제2 서브 콘택(SC2)의 바닥면은 상기 게이트 전극들(G1-G6)의 상면들과 동일한 레벨에 위치할 수 있다. 다른 예로, 상기 제2 서브 콘택(SC2)의 바닥면은 상기 게이트 콘택들(CB)의 바닥면들보다 더 낮은 레벨에 위치할 수 있으며, 특별히 제한되는 것은 아니다. 상기 제2 서브 콘택(SC2)의 상면은 상기 제1 서브 콘택(SC1)의 상면과 공면을 이룰 수 있다. 즉, 상기 제2 서브 콘택(SC2)의 상면은 상기 제3 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
상기 제2 서브 콘택(SC2)은 상기 제2 및 제3 소스/드레인 영역들(SD2, SD3) 사이에서 상기 기판(100)을 향해 수직적으로 연장되는 수직 연장부(VP)를 포함할 수 있다. 일 예로, 상기 수직 연장부(VP)의 바닥면은 상기 제1 서브 콘택(SC1)의 바닥면보다 더 낮을 수 있다. 또한, 상기 수직 연장부(VP)의 바닥면은, 이와 인접하는 상기 제1 및 제2 게이트 전극들(G1, G2)의 상면들보다 더 낮을 수 있다. 즉, 상기 수직 연장부(VP)의 바닥면은 상기 제1 층간 절연막(110)의 상면 및 상기 제2 소자 분리막들(ST2)의 상면 사이의 레벨에 위치할 수 있다. 상기 수직 연장부(VP)는 상기 제1 및 제2 서브 콘택들(SC1, SC2)을 형성할 때 이중 식각에 의해 형성된 부분으로써, 이에 대한 자세한 설명은 후술한다. 결론적으로, 평면적 관점에서, 상기 수직 연장부(VP)는 상기 제1 서브 콘택(SC1)과 중첩될 수 있다.
도 3a를 다시 참조하면, 상기 제2 방향(D2)으로의 일 단면의 관점에서, 상기 수직 연장부(VP)는 상기 제2 서브 콘택(SC2)의 바닥면으로부터 상기 기판(100)을 향해 더 연장될 수 있다. 이로써, 상기 제1 활성 콘택(CA1)은 T자 형태의 단면을 가질 수 있다. 나아가, 상기 제2 내지 제4 활성 콘택들(CA2-CA4) 역시 동일한 T자 형태의 단면을 가질 수 있다.
상기 제1 활성 콘택(CA1)의 경우, 평면적 관점에서, 상기 제2 서브 콘택(SC2)이 상기 제1 서브 콘택(SC1)의 일 말단을 둘러쌀 수 있다. 따라서, 도 3d를 다시 참조하면, 상기 수직 연장부(VP)와 인접하는 상기 제2 서브 콘택(SC2)의 일 측벽은 계단형 프로파일을 가질 수 있다. 일 예로, 상기 수직 연장부(VP)의 바닥면은 상기 제2 소자 분리막들(ST2)의 상면으로부터 제1 높이(H1)를 가질 수 있고, 상기 제2 서브 콘택(SC2)의 바닥면은 상기 제2 소자 분리막들(ST2)의 상면으로부터 제2 높이(H2)를 가질 수 있다. 이때, 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 더 클 수 있고, 이에 따라 상기 제2 서브 콘택(SC2)의 상기 일 측벽은 계단형 프로파일을 가질 수 있다. 한편, 각각의 상기 게이트 콘택들(CB)의 바닥면은 상기 제1 및 제2 소자 분리막들(ST1, ST2)의 상면들로부터 제3 높이(H3)를 가질 수 있다. 여기서, 앞서 설명한 바와 같이, 상기 제3 높이(H3)는 상기 제2 높이(H2)와 실질적으로 동일하거나 더 클 수 있다.
상기 제1 활성 콘택(CA1) 상에 제1 도전 라인(CBL1)이 배치될 수 있다. 상기 제1 활성 콘택(CA1) 및 상기 제1 도전 라인(CBL1) 사이에 제1 비아(V1)가 배치될 수 있다. 구체적으로, 상기 제1 비아(V1)는 상기 제1 활성 콘택(CA1) 상에 제공될 수 있다. 상기 제1 도전 라인(CBL1)은, 상기 제1 비아(V1) 및 상기 제1 활성 콘택(CA1)을 통해 상기 제2 소스/드레인 영역(SD2)과 전기적으로 연결되어, 상기 제2 소스/드레인 영역(SD2)과 입출력 신호를 교환할 수 있다. 상기 제1 비아(V1)는 상기 제4 층간 절연막(130) 내에 제공되고, 상기 제1 도전 라인(CBL1)은 상기 제5 층간 절연막(140) 내에 제공될 수 있다.
상기 제2 서브 콘택(SC2)은 상기 게이트 콘택들(CB)과 동일한 레벨에 형성되면서, 상기 제1 활성 콘택(CA1)을 상기 제1 서브 콘택(SC1)으로부터 상기 제2 소자 분리막(ST2) 상으로 더 확장시킬 수 있다. 따라서, 상기 제1 비아(V1)는, 평면적 관점에서 더 확장된 상기 제1 활성 콘택(CA1) 상에 안정적으로 형성될 수 있다. 이로써 상기 제1 비아(V1) 형성 시, 이의 미스 얼라인을 방지하고 공정 마진을 보다 확보하여, 소자의 신뢰성을 향상시킬 수 있다. 즉, 상기 제2 서브 콘택(SC2)은 상기 제1 비아(V1)의 배치를 위한 패드의 역할을 수행할 수 있다. 나아가, 상기 제1 활성 콘택(CA1)의 넓은 평면 면적으로 인해, 상기 제1 활성 콘택(CA1)은 상기 제1 비아(V1)와 넓은 접촉 면적을 가질 수 있다. 이로써 낮은 저항을 갖는 소자를 구현할 수 있다.
앞서 설명한 제1 활성 콘택(CA1)은 본 발명의 일 실시예에 따른 하나의 예시일 수 있다. 이하, 본 발명의 또 다른 예시에 해당하는 제2 활성 콘택(CA2)에 대해 상세히 설명한다. 상기 제2 활성 콘택(CA2)에 있어서, 상기 제1 활성 콘택(CA1)에서 설명한 것과 중복되는 기술적 특징에 대한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
상기 제2 활성 콘택(CA2)은 제1 및 제2 서브 콘택들(SC1, SC2)을 포함할 수 있다. 상기 제1 활성 콘택(CA1)과 달리, 상기 제2 활성 콘택(CA2)에 있어서, 상기 제1 서브 콘택(SC1)의 일 측벽과 상기 제2 서브 콘택(SC2)의 일 측벽은 서로 정렬될 수 있다(도 3b 참조). 즉, 상기 제1 서브 콘택(SC1)은 제1 측벽(SW1)을 갖고, 상기 제2 서브 콘택(SC2)은 상기 제1 측벽(SW1)과 인접하는 제2 측벽(SW2)을 가질 수 있다. 이때, 상기 제1 측벽(SW1)과 상기 제2 측벽(SW2)은 서로 공면을 이룰 수 있다.
상기 제2 활성 콘택(CA2) 상에 제2 도전 라인(CBL2)이 배치될 수 있다. 상기 제2 활성 콘택(CA2) 및 상기 제2 도전 라인(CBL2) 사이에 제2 비아(V2)가 배치될 수 있다. 구체적으로, 상기 제2 비아(V2)는 상기 제2 활성 콘택(CA2) 상에 제공될 수 있다. 상기 제2 서브 콘택(SC2)은 상기 제2 비아(V2)의 배치를 위한 패드의 역할을 수행할 수 있다.
상기 제3 활성 콘택(CA3)은 제1 및 제2 서브 콘택들(SC1, SC2)을 포함할 수 있다. 상기 제1 활성 콘택(CA1)과 달리, 평면적 관점에서, 상기 제3 활성 콘택(CA3)의 상기 제1 서브 콘택(SC1)은 상기 제1 방향(D1)으로 연장되면서 상기 제2 서브 콘택(SC2)을 관통할 수 있다. 즉 도 3e를 다시 참조하면, 상기 제1 방향(D1)으로의 일 단면에서, 상기 제1 서브 콘택(SC1)은 상기 제2 서브 콘택(SC2)의 일 측벽으로부터 돌출될 수 있다. 이는, 상기 제1 서브 콘택(SC1)이 상기 제2 서브 콘택(SC2)에 비해 상기 제1 방향(D1)의 반대 방향으로 보다 오프셋 되어 배치되기 때문이다.
상기 제3 활성 콘택(CA3) 상에 제3 도전 라인(CBL3)이 배치될 수 있다. 상기 제3 활성 콘택(CA3) 및 상기 제3 도전 라인(CBL3) 사이에 제3 비아(V3)가 배치될 수 있다. 구체적으로, 상기 제3 비아(V3)는 상기 제3 활성 콘택(CA3) 상에 제공될 수 있다. 상기 제2 서브 콘택(SC2)은 상기 제3 비아(V3)의 배치를 위한 패드의 역할을 수행할 수 있다.
도 2 및 도 3b를 다시 참조하면, 상기 제4 활성 콘택(CA4)은 제1 및 제2 서브 콘택들(SC1, SC2)을 포함할 수 있다. 상기 제1 활성 콘택(CA1)과 달리, 상기 제4 활성 콘택(CA4)은 상기 제2 서브 콘택(SC2)이, 상기 제4 및 제5 소스/드레인 영역들(SD4, SD5)을 연결하는 상기 연결 도전 패턴(TS) 상에 위치할 수 있다. 따라서, 상기 연결 도전 패턴(TS)으로 인해, 상기 제2 서브 콘택(SC2)은 수직 연장부를 포함하지 않을 수 있다. 한편, 상기 제1 서브 콘택(SC1)은 서로 인접하는 두 개의 상기 연결 도전 패턴들(TS)의 상면들과 동시에 접할 수 있다. 따라서, 상기 제4 활성 콘택(CA4) 및 상기 연결 도전 패턴들(TS)을 통해, 상기 제3 내지 제5 소스/드레인 영역들(SD3-SD5)이 서로 전기적으로 연결될 수 있다.
상기 제4 활성 콘택(CA4) 상에 제4 도전 라인(CBL4)이 배치될 수 있다. 상기 제4 활성 콘택(CA4) 및 상기 제4 도전 라인(CBL4) 사이에 제4 비아(V4)가 배치될 수 있다. 구체적으로, 상기 제4 비아(V4)는 상기 제4 활성 콘택(CA4) 상에 제공될 수 있다. 상기 제2 서브 콘택(SC2)은 상기 제4 비아(V4)의 배치를 위한 패드의 역할을 수행할 수 있다.
도 4, 6 및 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5a, 7a 및 9a는 각각 도 4, 6 및 8의 A-A'에 따른 단면도들이고, 도 5b, 7b 및 9b는 각각 도 4, 6 및 8의 B-B'에 따른 단면도들이고, 도 5c, 7c 및 9c는 각각 도 4, 6 및 8의 C-C'에 따른 단면도들이고, 도 7d 및 9d는 각각 도 6 및 8의 D-D'에 따른 단면도들이고, 도 7e 및 9e는 각각 도 6 및 8의 E-E'에 따른 단면도들이다.
도 4 및 도 5a 내지 도 5c를 참조하면, 기판(100) 상에 제1 소자 분리막(ST1)이 형성되어 로직 셀들을 정의할 수 있다. 나아가, 상기 기판(100) 상에 각각 복수의 활성 패턴들(FN1-FN6)을 정의하는 제2 소자 분리막들(ST2)이 형성될 수 있다. 각각의 상기 제2 소자 분리막들(ST2)은 제2 방향(D2)으로 연장될 수 있다. 이에 따라 상기 활성 패턴들(FN1-FN6)은 상기 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 상기 제1 및 제2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있고, 일 예로, 실리콘 산화막을 포함할 수 있다.
상기 제1 및 제2 소자 분리막들(ST1, ST2)은 각각 제3 방향(D3)과 반대되는 방향으로의 깊이(depth)를 가질 수 있다. 상기 제3 방향(D3)은, 제1 방향(D1) 및 제2 방향(D2)에 모두 수직하는 방향으로, 상기 기판(100)의 상면에 수직한 방향일 수 있다. 일 예로, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)보다 얕은 깊이를 가질 수 있다. 이 경우, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 별도의 공정에 의하여 형성될 수 있다. 다른 예로, 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 동시에 형성될 수 있고, 이때 상기 제2 소자 분리막들(ST2)은 상기 제1 소자 분리막(ST1)과 실질적으로 동일한 깊이를 가질 수 있다.
상기 활성 패턴들(FN1-FN6)은 제1 내지 제6 활성 패턴들(FN1-FN6)을 포함할 수 있다. 나아가, 상기 활성 패턴들(FN1-FN6)은, 이들의 상부에 상기 제2 소자 분리막들(ST2) 사이로 돌출된 핀 부분들을 포함할 수 있다.
상기 기판(100) 상에 상기 활성 패턴들(FN1-FN6)과 교차하여 상기 제1 방향(D1)으로 연장되는 게이트 전극들(G1-G6)이 형성될 수 있다. 상기 게이트 전극들(G1-G6)은, 서로 평행하게 연장되면서 상기 활성 패턴들(FN1-FN6)을 가로지르는 제1 내지 제6 게이트 전극들(G1-G6)을 포함할 수 있다. 상기 게이트 전극들(G1-G6)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
각각의 상기 게이트 전극들(G1-G6)과 상기 기판(100) 사이에 게이트 절연 패턴(GI)이 형성될 수 있다. 더하여, 각각의 상기 게이트 전극들(G1-G6)의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 상기 게이트 절연 패턴(GI)은 각각의 상기 게이트 전극들(G1-G6)과 상기 게이트 스페이서들(GS) 사이에 개재될 수 있다. 상기 게이트 전극들(G1-G6), 상기 게이트 절연 패턴들(GI), 및 상기 게이트 스페이서들(GS)을 형성하는 것은, 상기 기판(100) 상에 희생 게이트 패턴들(미도시)을 형성하는 것, 상기 희생 게이트 패턴들의 양 측에 상기 게이트 스페이서들(GS)을 형성하는 것, 및 상기 희생 게이트 패턴들을 제거하여 상기 게이트 절연 패턴들(GI) 및 상기 게이트 전극들(G1-G6)로 교체하는 것을 포함할 수 있다. 상기 게이트 절연 패턴들(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극들(G1-G6)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 스페이서들(GS)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(G1-G6)이 형성된 결과물 상에 이온 주입 공정이 수행되어, 상기 활성 패턴들(FN1-FN6)의 상부에 소스/드레인 영역들(SD1-SD6)이 형성될 수 있다. 구체적으로, 제1 내지 제6 소스/드레인 영역들(SD1-SD6)은, 상기 게이트 전극들(G1-G6)의 양 측의 상기 제1 내지 제6 활성 패턴들(FN1-FN6) 내에 각각 형성될 수 있다. 상기 게이트 전극들(G1-G6) 아래에 배치되어 상기 게이트 전극들(G1-G6)과 각각 중첩하는 상기 활성 패턴들(FN1-FN6)의 상기 핀 부분들에는 상기 소스/드레인 영역들(SD1-SD6)이 형성되지 않을 수 있다.
일 실시예에 따르면, 상기 제2, 제3 및 제6 활성 패턴들(FN2, FN3, FN6)은 PMOSFET 영역들을 정의할 수 있다. 따라서, 상기 제2, 제3 및 제6 소스/드레인 영역들(SD2, SD3, SD6)은 p형 불순물을 주입하여 형성될 수 있다. 상기 제1, 제4 및 제5 활성 패턴들(FN1, FN4, FN5)은 NMOSFET 영역들을 정의할 수 있다. 따라서, 제1, 제4 및 제5 소스/드레인 영역들(SD1, SD4, SD5)은 n형 불순물을 주입하여 형성될 수 있다.
보다 구체적으로, 상기 소스/드레인 영역들(SD1-SD6)을 형성하는 것은, 상기 활성 패턴들(FN1-FN6) 상부에 에피택시얼 패턴들을 형성하는 것을 포함할 수 있다. 상기 에피택시얼 패턴들을 형성하는 것은, 상기 게이트 전극들(G1-G6)의 양 측의 상기 활성 패턴들(FN1-FN6)의 상부를 제거하는 것, 및 상기 기판(100)을 씨드층(seed layer)으로하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다.
상기 기판(100) 상에 상기 소스/드레인 영역들(SD1-SD6)을 덮고 상기 게이트 전극들(G1-G6)간의 사이를 채우는 제1 층간 절연막(110)이 형성될 수 있다. 상기 제1 층간 절연막(110) 상에 상기 게이트 전극들(G1-G6)의 상면들을 덮는 캐핑막(GP)이 형성될 수 있다. 상기 캐핑막(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 캐핑막(GP) 상에 제2 층간 절연막(115)이 형성될 수 있다. 상기 제1 및 제2 층간 절연막들(110, 115)은 각각 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 층간 절연막들(110, 115) 및 상기 캐핑막(GP)을 관통하여 상기 소스/드레인 영역들(SD1-SD6)과 연결되는 연결 도전 패턴들(TS)이 형성될 수 있다. 상기 연결 도전 패턴들(TS)을 형성하는 것은, 상기 제1 및 제2 층간 절연막들(110, 115) 및 상기 캐핑막(GP)을 관통하여 상기 소스/드레인 영역들(SD1-SD6)을 노출하는 리세스 영역들을 형성하는 것, 상기 리세스 영역들을 채우는 도전 물질을 형성하는 것, 및 상기 제2 층간 절연막(115)이 노출될 때까지 상기 도전 물질을 평탄화하는 것을 포함할 수 있다. 추가적으로, 상기 리세스 영역들 내에 먼저 제1 베리어막(BM1)을 증착한 뒤 상기 도전 물질을 채울 수 있다. 상기 제1 베리어막(BM1)은 Ti/TiN을 포함할 수 있다.
상기 연결 도전 패턴들(TS)은 금속-실리사이드를 포함할 수 있다. 일 예로 상기 연결 도전 패턴들(TS)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(TS)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(TS)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
일 예로, 상기 연결 도전 패턴들(TS)의 일부는, 상기 소스/드레인 영역들(SD1-SD6) 상에 각각 대응되도록 배치될 수 있다. 다른 예로, 상기 연결 도전 패턴들(TS)의 나머지 일부는 상기 제1 방향(D1)으로 상호 이격된 상기 소스/드레인 영역들(SD1-SD6)을 서로 전기적으로 연결시킬 수 있다. 상기 연결 도전 패턴들(TS)의 상면들은 상기 게이트 전극들(G1-G6)의 상면들보다 더 높은 레벨에 위치할 수 있다.
도 6 및 도 7a 내지 도 7e를 참조하면, 상기 연결 도전 패턴들(TS)이 형성된 결과물 상에 순차적으로 적층된 제1 식각 정지층(ES1) 및 제3 층간 절연막(120)이 형성될 수 있다. 상기 제1 식각 정지층(ES1)은 SiCN을 포함할 수 있고, 상기 제3 층간 절연막(120)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제1 식각 정지층(ES1)은 상면들이 노출된 상기 연결 도전 패턴들(TS)의 금속 확산을 방지할 수 있다.
제1 포토 마스크(미도시)를 이용해 상기 제1 식각 정지층(ES1) 및 상기 제3 층간 절연막(120)을 동시에 패터닝하여, 제1 서브 콘택 홀들(SH1) 및 소스/드레인 콘택 홀들(SDH)이 형성될 수 있다. 즉, 상기 제1 서브 콘택 홀들(SH1) 및 소스/드레인 콘택 홀들(SDH)은 제1 포토 리소그래피 공정으로 동시에 형성될 수 있다. 상기 제1 식각 정지층(ES1) 및 상기 제3 층간 절연막(120)의 패터닝은 상기 제2 층간 절연막(115)의 상면 및 상기 연결 도전 패턴들(TS)의 상면들이 노출될 때까지 수행될 수 있다.
일 실시예에 따르면, 상기 제1 서브 콘택 홀들(SH1)은, 평면적 관점에서, 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이, 상기 제3 및 제4 게이트 구조체들(G3, G4) 사이, 및 상기 제5 및 제6 게이트 구조체들(G5, G6) 사이에 각각 형성될 수 있다. 상기 제1 서브 콘택 홀들(SH1)의 일부는 상기 제2 소스/드레인 영역(SD2) 상에 형성될 수 있고, 나머지 상기 제1 서브 콘택 홀(SH1)은 상기 제3 및 제4 소스/드레인 영역들(SD3, SD4) 상에 형성될 수 있다. 평면적 관점에서, 상기 제1 서브 콘택 홀들(SH1)은 상기 제1 방향(D1)으로 연장된 바(bar) 형태일 수 있다.
상기 소스/드레인 콘택 홀들(SDH)은 상기 제1 서브 콘택 홀들(SH1)과 실질적으로 동일한 깊이를 가질 수 있고, 또한 실질적으로 동일한 폭도 가질 수 있다. 상기 소스/드레인 콘택 홀들(SDH)은 상기 제1 서브 콘택 홀들(SH1)과 마찬가지로 각각의 상기 게이트 전극들(G1-G6)의 양 측의 상기 연결 도전 패턴들(TS)을 노출할 수 있다. 상기 소스/드레인 콘택 홀들(SDH)은 상기 연결 도전 패턴들(TS)의 상면을 따라 상기 제1 방향(D1)으로 연장된 바(bar) 형태일 수 있다.
도 8 및 도 9a 내지 도 9e를 참조하면, 상기 제3 층간 절연막(120) 상에 상기 제1 서브 콘택 홀들(SH1) 및 상기 소스/드레인 콘택 홀들(SDH)을 채우는 마스크 막(150)이 형성될 수 있다. 상기 마스크 막(150)은 일 예로, 에스오에이치(SOH) 물질을 포함할 수 있다.
제2 포토 마스크(미도시)를 이용해 상기 마스크 막(150)을 패터닝하여, 제2 서브 콘택 홀들(SH2) 및 게이트 콘택 홀들(CBH)이 형성될 수 있다. 상기 제2 포토 마스크는 앞서 설명한 제1 포토 마스크와 다른 마스크일 수 있다. 즉, 상기 제2 서브 콘택 홀들(SH2) 및 상기 게이트 콘택 홀들(CBH)은 제2 포토 리소그래피 공정으로 동시에 형성될 수 있다. 상기 마스크 막(150)을 패터닝 하는 동안, 상기 제1 내지 제3 층간 절연막들(110, 115, 120) 및 상기 제1 식각 정지층(ES1)이 함께 패터닝될 수 있다. 상기 마스크 막(150)의 패터닝은, 상기 게이트 콘택 홀들(CBH)로 인해 상기 게이트 전극들(G1-G6)의 상면들이 노출될 때까지 수행될 수 있다. 즉, 상기 게이트 콘택 홀들(CBH)을 패터닝하면서, 상기 게이트 전극들(G1-G6) 상의 상기 캐핑막(GP)의 일부분이 완전히 제거될 수 있다.
평면적 관점에서, 상기 제2 서브 콘택 홀들(SH2)의 일부는 상기 제2 및 제3 소스/드레인 영역들(SD2, SD3) 사이에 형성될 수 있다. 나아가, 나머지 상기 제2 서브 콘택 홀(SH2)은 상기 제4 및 제5 소스/드레인 영역들(SD4, SD5) 사이에 형성될 수 있다. 나아가, 상기 제2 서브 콘택 홀들(SH2)은 상기 제1 서브 콘택 홀들(SH1)과 연결되도록 형성될 수 있다. 즉, 평면적 관점에서, 상기 제1 및 제2 게이트 구조체들(G1, G2) 사이에 제1 연통 홀(CH1), 상기 제3 및 제4 게이트 구조체들(G3, G4) 사이에 제2 및 제4 연통 홀들(CH2, CH4), 및 상기 제5 및 제6 게이트 구조체들(G5, G6) 사이에 제3 연통 홀(CH3)이 각각 형성될 수 있다.
구체적으로, 각각의 상기 제1 내지 제4 연통 홀들(CH1-CH4)은 상기 제1 서브 콘택 홀(SH1) 및 상기 제2 서브 콘택 홀(SH2)을 포함할 수 있다. 상기 제2 서브 콘택 홀(SH2)은 상기 기판(100)의 상면을 향해 연장되는 수직 연장 홀(VH)을 포함할 수 있다. 상기 수직 연장 홀(VH)의 바닥면은, 상기 제1 층간 절연막(110)의 상면 및 상기 제2 소자 분리막들(ST2)의 상면 사이의 레벨에 위치할 수 있다.
도 6 및 도 8을 다시 참조하면, 상기 제1 서브 콘택 홀들(SH1)은 이들이 형성되는 위치를 정의하는 제1 레이아웃들을 통해 상기 제1 포토 리소그래피 공정으로 형성될 수 있다. 상기 제2 서브 콘택 홀들(SH2)은 이들이 형성되는 위치를 정의하는 제2 레이아웃들을 통해 상기 제2 포토 리소그래피 공정으로 형성될 수 있다. 이때, 상기 제2 레이아웃들은 상기 제1 레이아웃들과 일부 중첩되도록 각각 제공될 수 있다. 이로써, 상기 제2 포토 리소그래피 공정 동안, 상기 제1 서브 콘택 홀(SH1)의 일부가 한번 더 식각될 수 있다(이중 식각). 결론적으로, 상기 제2 서브 콘택 홀(SH2)과 상기 제1 서브 콘택 홀(SH1)이 중첩되는 영역(즉, 상기 제1 레이아웃과 상기 제2 레이아웃이 중첩되는 영역)은 과식각되어, 상기 수직 연장 홀(VH)이 형성될 수 있다. 평면적 관점에서, 상기 수직 연장 홀(VH)은 상기 제1 서브 콘택 홀(SH1)과 중첩될 수 있다.
도 9d를 다시 참조하면, 상기 수직 연장 홀(VH)의 바닥면은 상기 제2 소자 분리막들(ST2)의 상면으로부터 제1 높이(H1)를 가질 수 있고, 상기 제2 서브 콘택 홀(SH2)의 바닥면은 상기 제2 소자 분리막들(ST2)의 상면으로부터 제2 높이(H2)를 가질 수 있다. 이때, 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 더 클 수 있고, 이에 따라 상기 제1 연통 홀(CH1)의 상기 제2 서브 콘택 홀(SH2)의 일 측벽은 계단형 프로파일을 가질 수 있다. 한편, 각각의 상기 게이트 콘택 홀들(CBH)의 바닥면은 상기 제1 및 제2 소자 분리막들(ST1, ST2)의 상면들로부터 제3 높이(H3)를 가질 수 있다. 여기서, 상기 제3 높이(H3)는 상기 제2 높이(H2)와 실질적으로 동일하거나 더 클 수 있다.
도 2 및 도 3a 내지 도 3e를 다시 참조하면, 먼저 상기 마스크 막(150)이 제거될 수 있다. 상기 마스크 막(150)을 제거하는 것은, 애싱 및/또는 스트립 공정을 이용하여 수행될 수 있다. 이 후, 상기 제3 층간 절연막(120) 상에, 상기 제1 내지 제4 연통 홀들(CH1-CH4), 상기 게이트 콘택 홀들(CBH) 및 상기 소스/드레인 콘택 홀들(SDH)을 채우는 제2 베리어막(BM2) 및 도전막이 형성될 수 있다. 상기 제2 베리어막(BM2)은 Ti/TiN을 포함할 수 있고, 상기 도전막은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제3 층간 절연막(120)이 노출될 때까지 상기 도전막 및 상기 제2 베리어막(BM2)을 평탄화하여, 상기 제1 내지 제4 연통 홀들(CH1-CH4) 내에 제1 내지 제4 활성 콘택들(CA1-CA4), 상기 게이트 콘택 홀들(CBH) 내에 게이트 콘택들(CB), 및 상기 소스/드레인 콘택 홀들(SDH) 내에 소스/드레인 콘택들(SDC)이 각각 형성될 수 있다. 구체적으로, 각각의 상기 제1 내지 제4 활성 콘택들(CA1-CA4)은 서로 일체로 연결된 제1 및 제2 서브 콘택들(SC1, SC2)을 포함할 수 있다. 각각의 상기 제2 베리어막들(BM2)은, 상기 제1 내지 제4 활성 콘택들(CA1-CA4)을 감쌀 수 있다. 특히, 상기 제2 베리어막들(BM2)의 일부는 상기 제1 내지 제4 활성 콘택들(CA1-CA4)과 상기 연결 도전 패턴들(TS) 사이에 개재될 수 있다.
이어서, 상기 제3 층간 절연막(120) 상에 상기 제1 내지 제3 게이트 콘택들(GC1, GC2, GC3) 및 상기 소스/드레인 콘택들(SDC)을 덮는 제2 식각 정지층(ES2), 제4 층간 절연막(130), 제3 식각 정지층(ES3) 및 제5 층간 절연막(140)이 순차적으로 형성될 수 있다. 상기 제4 층간 절연막(130)을 관통하는 비아들(V1-V5), 및 상기 제5 층간 절연막(140) 내의 도전 라인들(CBL1-CBL5)이 형성될 수 있다.
상기 제1 내지 제4 비아들(V1-V4)은 상기 제1 내지 제4 활성 콘택들(CA1-CA4) 상에 각각 형성될 수 있다. 각각의 상기 제1 내지 제4 활성 콘택들(CA1-CA4)은 상기 게이트 콘택들(CB)과 함께 형성된 상기 제2 서브 콘택(SC2)을 포함할 수 있다. 상기 제2 서브 콘택들(SC2)은, 평면적으로 상기 제1 내지 제4 활성 콘택들(CA1-CA4)의 면적을 더 확장시킬 수 있으므로, 상기 제1 내지 제4 비아들(V1-V4)의 미스 얼라인을 방지할 수 있다. 이로써 상기 제1 내지 제4 비아들(V1-V4)의 형성을 위한 공정 마진을 용이하게 확보할 수 있다. 또한, 상기 제1 내지 제4 활성 콘택들(CA1-CA4)의 넓은 평면 면적으로 인해, 상기 제1 내지 제4 활성 콘택들(CA1-CA4)은 상기 제1 내지 제4 비아들(V1-V4)과 넓은 접촉 면적을 가질 수 있다. 이로써 간단한 공정을 통해 저항이 감소되고 신뢰성이 높은 반도체 소자를 구현할 수 있다.
적용예
도 10은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 이 경우에, 상기 기억 장치(1130)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 기억 장치(1130)는 전자 시스템(1100)의 응용 또는 전자 시스템(1100)이 적용되는 전자 제품에 따라 생략될 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 DRAM(Dynamic Random Access Memory) 소자 및/또는 SRAM 소자 등을 더 포함할 수도 있다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 11을 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 상기 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
상기 프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 상기 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 상기 프로세서 코어들(C1-Cn)은 복수의 로직 셀들을 포함할 수 있다. 일 실시예에 따르면, 상기 로직 셀들은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 상기 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
상기 임베디드 메모리(1213)는 상기 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 상기 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 상기 임베디드 메모리(1213)는 상기 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 상기 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 상기 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 상기 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
상기 임베디드 메모리(1213)는 SRAM일 수 있다. 상기 SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 상기 전자 장치(1200)가 구현될 수 있다. 나아가, 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 상기 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. 일 예로, 상기 SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 캐시 메모리(1215)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 상기 반도체 칩(1210) 위에 실장될 수 있다. 상기 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 상기 캐시 데이터(DATc)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 상기 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 상기 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 캐시 메모리(1215)가 이용되는 경우, 상기 프로세서(1211)가 상기 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 상기 캐시 메모리(1215)가 이용되는 경우, 상기 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 11에서, 상기 캐시 메모리(1215)는 상기 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 상기 캐시 메모리(1215)는 상기 프로세서(1211)에 포함되도록 구성될 수 있다. 도 11은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
도 12 내지 도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다. 도 10의 전자 시스템(1100) 및/또는 도 11의 전자 장치(1200)는 도 12에 도시된 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 13에 도시된 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있으며, 또한 도 14에 도시된 노트북 컴퓨터(4000)에 적용될 수 있다.

Claims (20)

  1. 그의 상부에 형성된 제1 및 제2 활성 패턴들을 포함하는 기판, 상기 제1 및 제2 활성 패턴들은 상기 기판의 상면에 평행한 제1 방향으로 연장되고;
    상기 제1 및 제2 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제1 게이트 전극의 일 측의 상기 제1 및 제2 활성 패턴들의 상부들에 각각 제공되는 제1 및 제2 소스/드레인 영역들, 상기 제1 및 제2 소스/드레인 영역들은 상기 제2 방향으로 서로 이격되고; 및
    상기 제1 소스/드레인 영역 상에 배치되어, 상기 제1 소스/드레인 영역과 전기적으로 연결되는 활성 콘택을 포함하되,
    상기 활성 콘택은, 평면적 관점에서, 상기 제1 소스/드레인 영역과 중첩되도록 제공되는 제1 서브 콘택 및 상기 제1 및 제2 소스/드레인 영역들 사이에 제공되는 제2 서브 콘택을 포함하고,
    상기 제2 서브 콘택은 상기 기판을 향해 수직적으로 연장되는 수직 연장부를 포함하고,
    상기 수직 연장부의 바닥면은 상기 제1 서브 콘택의 바닥면보다 더 낮은 반도체 소자.
  2. 제1항에 있어서,
    상기 기판 내에 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막들; 및
    상기 제1 게이트 전극 및 상기 제1 및 제2 소스/드레인 영역들을 덮는 층간 절연막을 더 포함하되,
    상기 수직 연장부의 바닥면은, 상기 층간 절연막의 상면 및 상기 소자 분리막들의 상면 사이의 레벨에 위치하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 서브 콘택의 상면은 상기 제1 서브 콘택의 상면과 공면을 이루는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 서브 콘택과 상기 제2 서브 콘택은 동일한 물질을 포함하고, 서로 연결되어 일체를 이루는 반도체 소자.
  5. 제1항에 있어서,
    평면적 관점에서, 상기 수직 연장부는 상기 제1 서브 콘택과 중첩되는 반도체 소자.
  6. 제1항에 있어서,
    상기 수직 연장부의 바닥면은 상기 제1 게이트 전극의 상면보다 더 낮은 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들 상에 각각 제공되어, 상기 제1 및 제2 소스/드레인 영역들과 각각 연결되는 제1 및 제2 연결 도전 패턴들을 더 포함하되,
    상기 제1 서브 콘택은 상기 제1 연결 도전 패턴의 상면과 접촉하여, 상기 제1 연결 도전 패턴을 통해 상기 제1 소스/드레인 영역과 전기적으로 연결되고,
    상기 제2 서브 콘택은 상기 제1 및 제2 연결 도전 패턴들 사이에 제공되는 반도체 소자.
  8. 제7항에 있어서,
    상기 활성 콘택의 측벽들 및 바닥면을 감싸는 베리어막을 더 포함하되,
    상기 베리어막의 일부는 상기 제1 서브 콘택과 상기 제1 연결 도전 패턴 사이에 개재된 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 및 제2 활성 패턴들을 가로지르며, 상기 제1 게이트 전극과 평행하게 연장되는 제2 게이트 전극을 더 포함하되,
    상기 제1 및 제2 게이트 전극들은 서로 상기 제1 방향으로 이격되고,
    상기 활성 콘택은 상기 제1 및 제2 게이트 전극들 사이에 제공되는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1 및 제2 게이트 전극들의 상면들을 공통으로 덮는 캐핑막을 더 포함하되,
    상기 수직 연장부의 바닥면은 상기 캐핑막의 바닥면보다 더 낮은 반도체 소자.
  11. 제1항에 있어서,
    상기 활성 콘택 상에 제공된 비아; 및
    상기 비아 상에 제공되어, 상기 비아 및 상기 활성 콘택을 통해 상기 제1 소스/드레인 영역과 전기적으로 연결되는 도전 라인을 더 포함하는 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 방향으로의 일 단면의 관점에서, 상기 활성 콘택은 T자 형태를 갖는 반도체 소자.
  13. 제1항에 있어서,
    상기 제2 방향으로의 일 단면의 관점에서, 상기 수직 연장부와 인접하는 상기 제2 서브 콘택의 일 측벽은 계단형 프로파일을 갖는 반도체 소자.
  14. 제1항에 있어서,
    상기 제1 서브 콘택은 제1 측벽을 갖고,
    상기 제2 서브 콘택은 상기 제1 측벽과 인접하는 제2 측벽을 갖고,
    상기 제1 측벽과 상기 제2 측벽은 서로 공면을 이루는 반도체 소자.
  15. 제1항에 있어서,
    평면적 관점에서, 상기 제1 서브 콘택은 상기 제2 방향으로 연장되면서 상기 제2 서브 콘택을 관통하는 반도체 소자.
  16. 기판;
    상기 기판 내에 활성 패턴들을 정의하는 소자 분리막들, 상기 활성 패턴들의 상부들은 상기 소자 분리막들의 상면들 위로 돌출되고;
    적어도 하나의 상기 활성 패턴들의 상기 상부에 제공된 소스/드레인 영역;
    상기 소스/드레인 영역 상에 제공되어, 상기 소스/드레인 영역과 연결되는 연결 도전 패턴;
    상기 연결 도전 패턴 상에 제공되어 상기 소스/드레인 영역과 연결된 활성 콘택, 상기 활성 콘택은 상기 연결 도전 패턴과 접촉하는 제1 서브 콘택 및 상기 제1 서브 콘택과 일체로 연결되는 제2 서브 콘택을 포함하고;
    상기 활성 콘택 상에 제공된 비아; 및
    상기 비아 상에 제공되어, 상기 비아 및 상기 활성 콘택을 통해 상기 소스/드레인 영역과 전기적으로 연결되는 도전 라인을 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 제2 서브 콘택은 상기 기판을 향해 수직적으로 연장되는 수직 연장부를 포함하고,
    평면적 관점에서, 상기 수직 연장부는 상기 제1 서브 콘택과 중첩되는 반도체 소자.
  18. 제17항에 있어서,
    상기 수직 연장부의 바닥면은 상기 제1 서브 콘택의 바닥면보다 더 낮은 반도체 소자.
  19. 제16항에 있어서,
    상기 활성 콘택을 감싸는 베리어막을 더 포함하되,
    상기 베리어막의 일부는 상기 제1 서브 콘택과 상기 연결 도전 패턴 사이에 개재된 반도체 소자.
  20. 기판;
    상기 기판 내에 활성 패턴들을 정의하는 소자 분리막들, 상기 활성 패턴들의 상부들은 상기 소자 분리막들의 상면들 위로 돌출되고;
    상기 활성 패턴들을 가로지르는 게이트 전극;
    적어도 하나의 상기 활성 패턴들의 상기 상부에 제공되며, 상기 게이트 전극과 인접하는 소스/드레인 영역; 및
    상기 소스/드레인 영역 상에 배치되어, 상기 소스/드레인 영역과 전기적으로 연결되는 활성 콘택을 포함하되,
    상기 활성 콘택은 상기 게이트 전극과 이격되며,
    상기 활성 콘택은, 상기 게이트 전극의 상면보다 더 낮은 바닥면을 갖는 수직 연장부를 포함하는 반도체 소자.
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