CN106057793B - 半导体装置和用于制造半导体装置的方法 - Google Patents

Abstract

提供了一种半导体装置和用于制造该半导体装置的方法。所述半导体装置包括：基板，包括在其上的第一有源图案和第二有源图案；第一栅电极，与第一有源图案和第二有源图案交叉；第一源极/漏极区和第二源极/漏极区，分别在处于第一栅电极的一侧的第一有源图案和第二有源图案上；以及有源接触件，在第一源极/漏极区上以电连接到第一源极/漏极区。有源接触件包括第一子接触件和第二子接触件。第二子接触件包括朝着基板垂直延伸的垂直延伸件。垂直延伸件的底表面低于第一子接触件的底表面。

Description

半导体装置和用于制造半导体装置的方法

本专利申请要求于2015年4月1日在韩国知识产权局提交的第10-2015-0046293号韩国专利申请的优先权，所述专利申请的公开内容通过引用全部包含于此。

技术领域

发明构思涉及半导体装置和用于制造所述半导体装置的方法。更具体地，发明构思涉及包括场效应晶体管的半导体装置和用于制造所述半导体装置的方法。

背景技术

半导体装置可由于它们的小尺寸、多功能特性和/或相对低的制造成本而在电子工业中有吸引力。半导体装置可划分为用于存储逻辑数据的存储器装置、用于处理逻辑数据的逻辑装置以及具有存储器装置和逻辑装置两者的功能的混合半导体装置。随着电子工业的发展，会日益地需要具有优异特性的半导体装置。例如，会日益地需要高可靠性、高速和/或多功能的半导体装置。为了满足这些需求，半导体装置中的结构会变得更复杂，并且半导体装置会变得更高度集成。

发明内容

发明构思的实施例可提供包括能够改善可靠性的有效接触的半导体装置。

发明构思的实施例也可提供用于通过较为简单的过程来制造具有改善的可靠性的半导体装置的方法。

根据一些实施例，半导体装置包括：基板，包括在其上平行延伸的有源图案；栅电极，横跨有源图案而延伸；相应的源极/漏极区，在处于栅电极的相对侧的有源图案中；以及相应的有源接触件，在相应的源极/漏极区上并且与相应的源极/漏极区电接触。相应的有源接触件中的至少一个包括在相应的源极/漏极区中的与基板相对的对应的一个上延伸的第一子接触件以及朝着基板延伸超过第一子接触件并且在有源图案中的相邻的有源图案之间的第二子接触件。第二子接触件通过绝缘材料与所述的有源图案中的相邻的有源图案分离。

在一些实施例中，半导体装置还可包括在相应的源极/漏极区与在相应的源极/漏极区上的相应的有源接触件之间的相应的导电连接图案。相应的导电连接图案和相应的有源接触件可包括不同的材料。所述相应的有源接触件中的至少一个的第二子接触件可在所述的有源图案中的相邻的有源图案上的相应的导电连接图案中的导电连接图案之间朝着基板延伸并且可通过绝缘材料与所述的相应的导电连接图案中的导电连接图案的侧壁分离。

在一些实施例中，第一子接触件和第二子接触件的与基板相对的相应的上表面可以是共面的，所述相应的有源接触件中的至少一个的第一子接触件和第二子接触件可限定单一构件。

在一些实施例中，半导体装置还可包括在有源图案之间的基板上的装置隔离层。绝缘材料可以是在装置隔离层上的层间绝缘层。所述相应的有源接触件中的至少一个的第二子接触件可朝着基板延伸超过栅电极的表面并且延伸到层间绝缘层中，但是可被限制在装置隔离层上方，所述相应的有源接触件中的至少一个的第一子接触件可被限制在栅电极的表面上方。

在一些实施例中，半导体装置还可包括在所述相应的有源接触件中的至少一个的第一子接触件和/或第二子接触件的相应的上表面上的导电通孔。通孔可在平面图中处于有源图案中的有源图案之间。在导电通孔上的导电线可由此电连接到所述相应的有源接触件中的至少一个。

在一些实施例中，相应的有源接触件可具有共面的表面。另外的相应的有源接触件可包括在相应的源极/漏极区中的与基板相对的对应的一个上延伸的第一子接触件，但是可以没有朝着基板延伸超过第一子接触件并且在有源图案的相邻的有源图案之间的第二子接触件。

在一些实施例中，所述相应的有源接触件中的至少一个的第一子接触件可与其的第二子接触件相比在不同的方向上延伸以增大其接触面积。例如，所述相应的有源接触件中的至少一个的第一子接触件可与栅电极平行地延伸，所述相应的有源接触件中的至少一个的第二子接触件可垂直于栅电极延伸并且平行于有源图案延伸。

在一方面中，半导体装置可包括：基板，包括形成在其上的第一有源图案和第二有源图案，第一有源图案和第二有源图案在与基板的顶表面平行的第一方向上延伸；第一栅电极，与第一有源图案和第二有源图案交叉并且在与第一方向交叉的第二方向上延伸；第一源极/漏极区和第二源极/漏极区，分别提供在第一有源图案和第二有源图案的在第一栅电极的一侧处的上部中，第一源极/漏极区和第二源极/漏极区在第二方向上彼此分隔开；以及有源接触件，设置在第一源极/漏极区上以电连接到第一源极/漏极区。有源接触件可包括在平面图中与第一源极/漏极区叠置的第一子接触件以及在平面图中提供在第一源极/漏极区和第二源极/漏极区之间的第二子接触件。第二子接触件可包括朝着基板垂直延伸的垂直延伸件，垂直延伸件的底表面可低于第一子接触件的底表面。

在实施例中，半导体装置还可包括设置在基板中以限定第一有源图案和第二有源图案的装置隔离层以及覆盖第一栅电极的侧壁以及第一源极/漏极区和第二源极/漏极区的层间绝缘层。垂直延伸件的底表面可设置在层间绝缘层的顶表面与装置隔离层的顶表面之间的水平面处。

在实施例中，第二子接触件的顶表面可与第一子接触件的顶表面基本上共面。

在实施例中，第一子接触件和第二子接触件可包括相同的材料并且可彼此连接以构成一体。

在实施例中，垂直延伸件可在平面图中与第一子接触件叠置。

在实施例中，层间绝缘层的顶表面可与第一栅电极的顶表面基本上共面。

在实施例中，半导体装置还可包括分别提供在第一源极/漏极区和第二源极/漏极区上以连接到第一源极/漏极区和第二源极/漏极区的第一导电连接图案和第二导电连接图案。第一子接触件可设置在第一导电连接图案的顶表面上以通过第一导电连接图案电连接到第一源极/漏极区，第二子接触件可提供在第一导电连接图案与第二导电连接图案之间。

在实施例中，半导体装置还可包括围绕有源接触件的侧壁和底表面的阻挡层。阻挡层的一部分可设置在第一子接触件与第一导电连接图案之间。

在实施例中，半导体装置还可包括与第一有源图案和第二有源图案交叉并且与第一栅电极平行地延伸的第二栅电极。第一栅电极和第二栅电极可在第一方向上彼此分隔开，有源接触件可在平面图中提供在第一栅电极与第二栅电极之间。

在实施例中，半导体装置还可包括共同覆盖第一栅电极和第二栅电极的顶表面的覆盖层。垂直延伸件的底表面可低于覆盖层的底表面。

在实施例中，半导体装置还可包括提供在有源接触件上的通孔以及提供在通孔上以通过通孔和有源接触件电连接第一源极/漏极区的导电线。

在实施例中，当从沿第一方向截取的剖视图观察时，有源接触件可具有T形。

在实施例中，当从沿第二方向截取的剖视图观察时，第二子接触件的与垂直延伸件相邻的一个侧壁可具有阶梯状轮廓。

在实施例中，第一子接触件可具有第一侧壁，第二子接触件可具有与第一侧壁相邻的第二侧壁。第一侧壁和第二侧壁可彼此共面。

在实施例中，第一子接触件可在平面图中在第二方向上延伸以穿透第二子接触件。

在另一方面中，半导体装置可包括：基板；装置隔离层，提供在基板中以限定有源图案，有源图案包括从装置隔离层的顶表面突出的上部；源极/漏极区，提供在有源图案中的至少一个的上部中；导电连接图案，提供在源极/漏极区上以连接到源极/漏极区；有源接触件，提供在导电连接图案上以电连接到源极/漏极区，包括连接到导电连接图案的顶表面的第一子接触件和成一体地连接到第一子接触件的第二子接触件；通孔，提供在有源接触件上；以及导电线，提供在通孔上以通过通孔和有源接触件电连接到源极/漏极区。

在实施例中，第二子接触件可包括朝着基板垂直延伸的垂直延伸件，垂直延伸件可在平面图中与第一子接触件叠置。

在实施例中，垂直延伸件的底表面可低于第一子接触件的底表面。

在实施例中，半导体装置还可包括围绕有源接触件的阻挡层。阻挡层的一部分可设置在第一子接触件与导电连接图案之间。

在实施例中，半导体装置还可包括彼此分隔开的第一栅电极和第二栅电极且源极/漏极区设置在第一栅电极与第二栅电极之间。第一栅电极和第二栅电极可彼此平行地延伸以与有源图案交叉。有源接触件可在平面图中设置在第一栅电极与第二栅电极之间，有源接触件可与所有的第一栅电极和第二栅电极分隔开。

在实施例中，半导体装置还可包括共同覆盖第一栅电极和第二栅电极的顶表面的覆盖层。第二子接触件可穿透覆盖层。

在又一方面中，半导体装置可包括：基板；装置隔离层，设置在基板中以限定有源图案，有源图案包括从装置隔离层的顶表面突出的上部；栅电极，与有源图案交叉；源极/漏极区，提供在有源图案中的至少一个的上部中，源极/漏极区与栅电极相邻；以及有源接触件，设置在源极/漏极区上以电连接到源极/漏极区。有源接触件可与栅电极分隔开，有源接触件可包括具有比栅电极的顶表面低的底表面的垂直延伸件。

在实施例中，有源接触件可包括在平面图中与源极/漏极区叠置的第一子接触件以及成一体地连接到第一子接触件的第二子接触件。第二子接触件的朝着基板垂直延伸的部分可与垂直延伸件对应。

在实施例中，垂直延伸件可在平面图中与第一子接触件叠置。

在再一方面中，用于制造半导体装置的方法可包括下述步骤：在基板上形成第一有源图案和第二有源图案；形成彼此平行地延伸的第一栅电极和第二栅电极以与第一有源图案和第二有源图案交叉；分别在第一有源图案和第二有源图案的在第一栅电极和第二栅电极之间的上部中形成第一源极/漏极区和第二源极/漏极区；形成覆盖第一栅电极和第二栅电极以及第一源极/漏极区和第二源极/漏极区的至少一个层间绝缘层；通过图案化所述至少一个层间绝缘层来形成在平面图中与第一源极/漏极区叠置的第一子接触孔；通过图案化所述至少一个层间绝缘层来在平面图中的第一源极/漏极区与第二源极/漏极区之间形成第二子接触孔，第一子接触孔和第二子接触孔彼此连接以构成一个连通孔；形成填充连通孔的有源接触件。形成第二子接触孔的步骤可包括形成从第一子接触孔的底表面的一部分朝着基板垂直延伸的垂直延伸孔。

在实施例中，限定第一子接触孔的位置的第一布局可提供为与限定第二子接触孔的位置的第二布局部分地叠置，垂直延伸孔可形成在第一布局和第二布局的叠置区中。

在实施例中，所述方法还可包括图案化所述至少一个层间绝缘层以形成暴露第一栅电极和第二栅电极中的至少一个的顶表面的栅极接触孔。栅极接触孔可与第二子接触孔同时形成。

在实施例中，所述方法还可包括形成分别连接到第一源极/漏极区和第二源极/漏极区的第一导电连接图案和第二导电连接图案。层间绝缘层中的至少一个可形成为覆盖第一导电连接图案和第二导电连接图案，第一子接触孔可暴露第一导电连接图案的顶表面。

附图说明

基于附图和附随的详细描述，发明构思将变得更明显。

图1是示出根据发明构思的示例实施例的静态随机存取存储器(SRAM)单元的等效电路图。

图2是示出根据发明构思的示例实施例的半导体装置的平面图。

图3A、图3B、图3C、图3D和图3E分别是沿图2的线A-A'、线B-B'、线C-C'、线D-D'和线E-E'截取的剖视图。

图4、图6和图8是示出根据发明构思的示例实施例的用于制造半导体装置的方法的平面图。

图5A、图7A和图9A分别是沿图4、图6和图8的线A-A'截取的剖视图。

图5B、图7B和图9B分别是沿图4、图6和图8的线B-B'截取的剖视图。

图5C、图7C和图9C分别是沿图4、图6和图8的线C-C'截取的剖视图。

图7D和图9D分别是沿图6和图8的线D-D'截取的剖视图。

图7E和图9E分别是沿图6和图8的线E-E'截取的剖视图。

图10是示出根据发明构思的示例实施例的包括半导体装置的电子系统的示意性框图。

图11是示出根据发明构思的示例实施例的包括半导体装置的电子装置的示意性框图。

图12至图14示出根据发明构思的示例实施例的包括半导体装置的多媒体设备的实施例。

具体实施方式

现在，将在下文中更充分地参照示出了发明构思的示例性实施例的附图来描述发明构思。通过下面将参照附图更详细地描述的示例性实施例，发明构思的优点和特征以及实现它们的方法将是明显的。然而，应该注意的是，发明构思不限于下面的示例性实施例，并且可以以各种形式来实施。因此，提供示例性实施例仅用于公开发明构思并且使本领域技术人员了解发明构思的范畴。在附图中，发明构思的实施例不限于在这里提供的特定示例并且为了清楚起见而被夸大。

在这里使用的术语仅出于描述具体实施例的目的并且不意图限制发明。除非上下文另外清楚地指示，否则如在这里使用的单数术语“一个”、“一种”和“该(所述)”也意图包括复数形式。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任何组合和所有组合。

将理解的是，当元件被称为“连接”或“结合”到另一元件时，它可直接连接或者结合到所述另一元件或者可存在中间元件。相似地，将理解的是，当诸如层、区域或基板的元件被称为“在”另一元件“上”时，它可直接在所述另一元件上或者可存在中间元件。相反地，术语“直接地”意味着没有中间元件。还将理解的是，当在这里使用术语“包括”和/或“包含”说明存在所述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

为了便于描述，这里可使用诸如“在……之下”、“在……下面”、“下”、“在……上面”和“上”等的空间相对术语来描述如附图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了在附图中描绘的方位之外，空间相对术语意图包括装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其他元件或特征“下面”或“之下”的元件随后将被定位为“在”所述其他元件或特征“上面”。因此，示例性术语“在……下面”可包括在……上面和在……下面两种方位。装置可被另外定位(旋转90度或在其他方位)，并相应地解释这里使用的空间相对描述语。

此外，将使用剖视图作为发明构思的理想化示例性视图来描述在具体实施方式中的实施例。因此，可根据制造技术和/或容许误差来修改示例性视图的形状。因此，发明构思的实施例不限于在示例性视图中示出的特定形状，而可包括可根据制造工艺产生的其他形状。在附图中例示的区域具有通常的性质，并且用于示出元件的特定形状。因此，这不应被解释为局限于发明构思的范围。

还将理解的是，尽管这里可使用术语第一、第二、第三等来描述不同的元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本发明的教导的情况下，在一些实施例中的第一元件可被称为在其他实施例中的第二元件。这里解释和示出的本发明构思的多个方面的示例性实施例包括它们的互补相对物。相同的附图标记或相同的附图标识遍及说明书指示相同的元件。

此外，这里参照作为理想化示例性示图的剖视图和/或平面图来描述示例性实施例。因此，将预料到由于例如制造技术和/或公差而造成的示图的形状的变化。因此，示例性实施例不应被解释为局限于这里所示出的区域的形状，而是将包括例如由制造造成的形状上的偏差。例如，示出为矩形的蚀刻区域将典型地具有圆形的或弯曲的特征。因此，在附图中示出的区域实际上是示意性的，并且它们的形状不意图示出装置的区域的实际形状并且不意图限制示例实施例的范围。

如通过本发明实体所领会的，根据这里描述的不同实施例的装置和形成装置的方法可以在诸如集成电路的微电子装置中体现，其中，根据这里描述的不同实施例的多个装置集成在相同的微电子装置中。因此，这里示出的剖视图可以在微电子装置中以不必正交的两个不同的方向复制。因此，实施根据这里描述的不同实施例的装置的微电子装置的平面图可包括基于微电子装置的功能而按照阵列和/或按照二维图案的多个装置。

根据这里描述的不同实施例的装置可根据微电子装置的功能而散布在其他装置中。此外，根据这里描述的不同实施例的微电子装置可以在可与两个不同方向正交的第三方向上复制以提供三维集成电路。

因此，这里示出的剖视图对根据这里描述的不同实施例的在平面图中的两个不同方向和/或透视图中的三个不同方向上延伸的多个装置提供支持。例如，当单个有源区示出在装置/结构的剖视图中时，如通过装置/结构的平面图将示出的，装置/结构可包括多个有源区和在其上的晶体管结构(在适当的情况下，或者存储器单元结构、栅结构等)。

图1是示出根据发明构思的示例实施例的静态随机存取存储器(SRAM)单元的等效电路图。

参照图1，根据发明构思的实施例的SRAM单元可包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TA1和第二存取晶体管TA2。第一上拉晶体管TU1和第二上拉晶体管TU2可以是P型金属氧化半导体(PMOS)晶体管，而第一下拉晶体管TD1和第二下拉晶体管TD2以及第一存取晶体管TA1和第二存取晶体管TA2可以是N型MOS(NMOS)晶体管。

第一上拉晶体管TU1的第一源极/漏极和第一下拉晶体管TD1的第一源极/漏极可连接到第一节点N1。第一上拉晶体管TU1的第二源极/漏极可连接到电源线Vcc，第一下拉晶体管TD1的第二源极/漏极可连接到接地线Vss。第一上拉晶体管TU1的栅极可电连接到第一下拉晶体管TD1的栅极。因此，第一上拉晶体管TU1和第一下拉晶体管TD1可限定第一逆变器。第一上拉晶体管TU1和第一下拉晶体管TD1的彼此连接的栅极可与第一逆变器的输入端子对应。第一节点N1可与第一逆变器的输出端子对应。

第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极可连接到第二节点N2。第二上拉晶体管TU2的第二源极/漏极可连接到电源线Vcc，第二下拉晶体管TD2的第二源极/漏极可连接到接地线Vss。第二上拉晶体管TU2的栅极可电连接到第二下拉晶体管TD2的栅极。因此，第二上拉晶体管TU2和第二下拉晶体管TD2可限定第二逆变器。第二上拉晶体管TU2和第二下拉晶体管TD2的彼此连接的栅极可与第二逆变器的输入端子对应。第二节点N2可与第二逆变器的输出端子对应。

第一逆变器和第二逆变器可彼此结合以限定锁存器结构。换句话说，第一上拉晶体管TU1和第一下拉晶体管TD1的栅极可电连接到第二节点N2，第二上拉晶体管TU2和第二下拉晶体管TD2的栅极可电连接到第一节点N1。第一存取晶体管TA1的第一源极/漏极可连接到第一节点N1，第一存取晶体管TA1的第二源极/漏极可连接到第一位线BL1。第二存取晶体管TA2的第一源极/漏极可连接到第二节点N2，第二存取晶体管TA2的第二源极/漏极可连接到第二位线BL2。第一存取晶体管TA1和第二存取晶体管TA2的栅极可电连接字线WL。结果，可实现根据发明构思的实施例的SRAM单元。

[半导体装置]

图2是示出根据发明构思的示例实施例的半导体装置的平面图。图3A、图3B、图3C、图3D和图3E分别是沿图2的线A-A'、线B-B'、线C-C'、线D-D'和线E-E'截取的剖视图。

参照图2以及图3A至图3E，第一装置隔离层ST1可提供在基板100中以限定逻辑单元。图2示出逻辑单元中的一个。逻辑单元可与用于执行逻辑功能的单元对应。例如，逻辑单元可包括参照图1描述的SRAM单元。例如，基板100可以是硅基板、锗基板或绝缘体上硅(SOI)基板。

第二装置隔离层ST2可提供在基板100中以限定有源图案FN1至FN6。有源图案FN1至FN6可包括在与基板100的顶表面平行的第二方向D2上延伸的第一有源图案FN1至第六有源图案FN6。有源图案FN1至FN6可在与第二方向D2交叉的第一方向D1上布置。第一方向D1可与基板100的顶表面平行。在第二方向D2上延伸的第二装置隔离层ST2可设置在有源图案FN1至FN6中的每个的两侧处。在一些实施例中，有源图案FN1至FN6的上部可分别包括鳍部。鳍部可具有从第二装置隔离层ST2之间突出的鳍形状。

在一些实施例中，有源图案FN1至FN6中的每个可限定P型金属氧化物半导体场效应晶体管(PMOSFET)区或N型MOSFET(NMOSFET)区。例如，第二有源图案FN2、第三有源图案FN3和第六有源图案FN6可限定PMOSFET区，第一有源图案FN1、第四有源图案FN4和第五有源图案FN5可限定NMOSFET区。有源图案FN1至FN6之间的距离可根据有源图案FN1至FN6的区域类型而改变。例如，第一有源图案FN1可以是NMOSFET区，第二有源图案FN2可以是与NMOSFET区不同的PMOSFET区。在这种情况下，第一有源图案FN1和第二有源图案FN2之间的距离可限定为第一距离。第二有源图案FN2和第三有源图案FN3可以是PMOSFET区。换句话说，第二有源图案FN2和第三有源图案FN3可以是相同种类的区。在这种情况下，第二有源图案FN2和第三有源图案FN3之间的距离可限定为第二距离。这里，第二距离可大于第一距离。

第一装置隔离层ST1和第二装置隔离层ST2可彼此连接以限定属于一体的绝缘层或限定单一构件。第一装置隔离层ST1的厚度(或深度)可大于第二装置隔离层ST2的厚度(或深度)。在这种情况下，第二装置隔离层ST2可通过与形成第一装置隔离层ST1的工艺不同的工艺来形成。在其他实施例中，第二装置隔离层ST2可与第一装置隔离层ST1同时形成，所以第二装置隔离层ST2的厚度可基本上等于第一装置隔离层ST1的厚度。第一装置隔离层ST1和第二装置隔离层ST2可形成在基板100的上部中。例如，第一装置隔离层ST1和第二装置隔离层ST2可包括氧化硅层。

栅电极G1至G6可提供在有源图案FN1至FN6上。栅电极G1至G6可在第一方向D1上延伸以与有源图案FN1至FN6交叉。栅电极G1至G6可在第二方向D2上彼此分隔开。栅电极G1至G6可包括在第一方向D1上延伸的第一栅电极G1至第六栅电极G6以与有源图案FN1至FN6和第二装置隔离层ST2交叉。

栅极绝缘图案GI可提供在栅电极G1至G6中的每个的下方，栅极间隔件GS可提供在栅电极G1至G6中的每个的两个侧壁上。第一层间绝缘层110可提供为填充栅电极G1至G6之间的空间。覆盖层GP可提供在第一层间绝缘层110上以在栅电极G1至G6的顶表面上共同延伸或共同覆盖栅电极G1至G6的顶表面。第二层间绝缘层115、第三层间绝缘层120、第四层间绝缘层130和第五层间绝缘层140可顺序地堆叠在覆盖层GP上。第一蚀刻停止层ES1可设置在第二层间绝缘层115和第三层间绝缘层120之间，第二蚀刻停止层ES2可设置在第三层间绝缘层120和第四层间绝缘层130之间。第三蚀刻停止层ES3可设置在第四层间绝缘层130和第五层间绝缘层140之间。

栅电极G1至G6可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。栅极绝缘图案GI可包括氧化硅层、氮氧化硅层或具有比氧化硅层的介电常数高的介电常数的高k介电层中的至少一种。覆盖层GP和栅极间隔件GS中的每个可包括氧化硅层、氮化硅层或氮氧化硅层中的至少一种。第一至第五层间绝缘层110、115、120、130和140中的每个可包括氧化硅层和/或氮氧化硅层。第一至第三蚀刻停止层ES1、ES2和ES3中的每个可包括碳氮化硅(SiCN)。

源极/漏极区SD1至SD6可提供在设置在栅电极G1至G6中的每个的两侧处的有源图案FN1至FN6的上部中。源极/漏极区SD1至SD6可包括分别设置在第一有源图案FN1至第六有源图案FN6的上部中的第一源极/漏极区SD1至第六源极/漏极区SD6。如在图3B、图3D和图3E中所示，源极/漏极区SD1至SD6可设置在有源图案FN1至FN6上并且可延伸到基板100上(即，延伸到第二装置隔离层ST2上)。可选择地，源极/漏极SD可限制在有源图案FN1至FN6中。

在一些实施例中，第二有源图案FN2、第三有源图案FN3和第六有源图案FN6的第二源极/漏极区SD2、第三源极/漏极区SD3和第六源极/漏极区SD6可用P型掺杂剂掺杂，第一有源图案FN1、第四有源图案FN4和第五有源图案FN5的第一源极/漏极区SD1、第四源极/漏极区SD4和第五源极/漏极区SD5可用N型掺杂剂掺杂。设置在栅电极G1至G6下方并且与栅电极G1至G6叠置的鳍部可用作沟道区。

源极/漏极区SD1至SD6可包括通过选择性外延生长(SEG)工艺形成的外延图案。换句话说，有源图案FN1至FN6的形成有源极/漏极区SD1至SD6的上部可包括外延图案。因此，源极/漏极区SD1至SD6的顶表面可设置在比鳍部的顶表面高的水平面处。源极/漏极区SD1至SD6可包括与基板100不同的半导体元素。例如，源极/漏极区SD1至SD6可包括晶格常数大于或小于基板100的半导体元素的晶格常数的半导体元素。由于源极/漏极区SD1至SD6包括与基板100不同的半导体元素，因此源极/漏极区SD1至SD6可将压应力或张应力提供到沟道区。例如，如果基板100是硅基板，则PMOSFET区的第二源极/漏极区SD2、第三源极/漏极区SD3和第六源极/漏极区SD6可包括嵌入的硅锗(SiGe)或锗(Ge)。在这种情况下，第二源极/漏极区SD2、第三源极/漏极区SD3和第六源极/漏极区SD6可将压应力提供到与其相邻的沟道区。另一方面，如果基板100是硅基板，则NMOSFET区的第一源极/漏极区SD1、第四源极/漏极区SD4和第五源极/漏极区SD5可包括碳化硅(SiC)。在这种情况下，第一源极/漏极区SD1、第四源极/漏极区SD4和第五源极/漏极区SD5可将张应力提供到与其相邻的沟道区。由于源极/漏极区SD1至SD6将压应力或张应力提供到沟道区，因此当根据发明构思的场效应晶体管操作时，可改善在沟道区中产生的载流子的迁移率。

导电连接图案TS可提供在栅电极G1至G6中的每个的两侧处。在一些实施例中，一些导电连接图案TS可设置成分别与源极/漏极区SD1至SD6中的一些对应。换句话说，如同源极/漏极区SD1至SD6，所述一些导电连接图案TS可在第一方向D1上彼此分隔开。另一方面，其他的导电连接图案TS可使彼此分隔开的其他源极/漏极区SD1至SD6彼此电连接。例如，共同覆盖第四源极/漏极区SD4和第五源极/漏极区SD5的导电连接图案TS可使第四源极/漏极区SD4和第五源极/漏极区SD5彼此电连接(见图3B)。

导电连接图案TS可与源极/漏极区SD1至SD6直接接触。导电连接图案TS可包括金属硅化物。例如，导电连接图案TS可包括硅化钛、硅化钽或硅化钨中的至少一种。导电连接图案TS还可包括金属层。例如，金属层可包括钛、钽或钨中的至少一种。在实施例中，每个导电连接图案TS可包括金属硅化物层和设置在金属硅化物层上的金属层。导电连接图案TS可提供在第一层间绝缘层110和第二层间绝缘层115以及覆盖层GP中。

第一阻挡层BM1可提供在导电连接图案TS与第一层间绝缘层110和第二层间绝缘层115之间、导电连接图案TS与覆盖层GP之间以及导电连接图案TS与源极/漏极区SD1至SD6之间。每个第一阻挡层BM1可具有基本上均匀的厚度并且可在每个导电连接图案TS上延伸或围绕每个导电连接图案TS。然而，导电连接图案TS的顶表面可不被第一阻挡层BM1覆盖。第一阻挡层BM1可包括钛/氮化钛(Ti/TiN)。

源极/漏极接触件SDC以及第一有源接触件CA1至第四有源接触件CA4可提供在导电连接图案TS上。在一些实施例中，源极/漏极接触件SDC可在平面图中提供在栅电极G1至G6中的每个的两侧处。每个源极/漏极接触件SDC可在导电连接图案TS的顶表面上延伸或覆盖导电连接图案TS的顶表面并且可具有在第一方向D1上延伸的杆形状。源极/漏极接触件SDC中的至少一个可使两个或更多个导电连接图案TS彼此电连接。

栅极接触件CB可分别提供在栅电极G1至G6上。在一些实施例中，每个栅极接触件CB可设置在栅电极G1至G6中的每个的端部上。栅极接触件CB可穿透第二层间绝缘层115和第三层间绝缘层120、第一蚀刻停止层ES1以及覆盖层GP以与栅电极G1至G6的顶表面直接接触。栅电极G1至G6可通过栅极接触件CB和设置在栅极接触件CB上的通孔而电连接到设置在其上的导电线。例如，第四栅电极G4可通过栅极接触件CB和设置在栅极接触件CB上的第五通孔V5而电连接到第五导电线CBL5。

源极/漏极接触件SDC和栅极接触件CB可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。这里，导电连接图案TS可包括与源极/漏极接触件SDC不同的材料。例如，源极/漏极接触件SDC可包括钨，导电连接图案TS可包括金属硅化物。

在一些实施例中，第一有源接触件CA1、第二有源接触件CA2和第三有源接触件CA3可提供在第二有源图案FN2上，第四有源接触件CA4可提供在第三有源图案FN3和第四有源图案FN4上。第四有源接触件CA4可与第三有源图案FN3和第四有源图案FN4交叉。在平面图中，第一有源接触件CA1可提供在第一栅电极G1与第二栅电极G2之间，第二有源接触件CA2和第四有源接触件CA4可提供在第三栅电极G3与第四栅电极G4之间，第三有源接触件CA3可提供在第五栅电极G5与第六栅电极G6之间。

第二阻挡层BM2可提供为在第一有源接触件CA1至第四有源接触件CA4的侧壁和底表面上延伸或围绕第一有源接触件CA1至第四有源接触件CA4的侧壁和底表面。然而，第一有源接触件CA1至第四有源接触件CA4的顶表面可不被第二阻挡层BM2覆盖。第二阻挡层BM2的部分可设置在导电连接图案TS与有源接触件CA1至CA4之间。第二阻挡层BM2可包括Ti/TiN。因此，第二阻挡层BM2可减少或基本上防止金属在导电连接图案TS与有源接触件CA1至CA4之间扩散。

以下，首先将更详细地描述第一有源接触件CA1。第一有源接触件CA1可包括第一子接触件或部分SC1和第二子接触件或部分SC2。第一子接触件SC1可设置在设置于第二源极/漏极区SD2上的导电连接图案TS的顶表面上并且连接到设置在第二源极/漏极区SD2上的导电连接图案TS的顶表面。相比之下，第二子接触件SC2可与第二源极/漏极区SD2和设置在第二源极/漏极区SD2上的导电连接图案TS两者分隔开。换句话说，第一子接触件SC1可在平面图中与第二源极/漏极区SD2叠置，而第二子接触件SC2可在平面图中设置在第二源极/漏极区SD2与第三源极/漏极区SD3之间。

第一子接触件SC1和第二子接触件SC2可包括相同的材料并且可彼此连接以限定属于一体的第一有源接触件CA1或限定单一构件。第一子接触件SC1和第二子接触件SC2可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。例如，第一子接触件SC1和第二子接触件SC2可包括与源极/漏极接触件SDC相同的材料。在这样的实施例中，源极/漏极接触件SDC可与包括第一子接触件或部分SC1但没有第二子接触件或部分SC2的有源接触件对应。

第一子接触件SC1可提供在第三层间绝缘层120中。因此，第一子接触件SC1的顶表面可与第三层间绝缘层120的顶表面基本上共面。另外，第一子接触件SC1的顶表面可设置在与源极/漏极接触件SDC的顶表面基本上相同的水平面处，第一子接触件SC1的底表面可设置与源极/漏极接触件SDC的底表面基本上相同的水平面处。第一子接触件SC1可在平面图中设置在第一栅电极G1和第二栅电极G2之间。第一子接触件SC1可具有在第一方向D1上延伸的杆形状。

在一些实施例中，第二子接触件SC2的底表面可设置在与栅极接触件CB的底表面基本上相同的水平面处。换句话说，第二子接触件SC2的底表面可设置在与栅电极G1至G6的顶表面基本上相同的水平面处。在其他实施例中，第二子接触件SC2的底表面可设置在比栅极接触件CB的底表面低的水平面处。然而，发明构思不限于此。第二子接触件SC2的顶表面可与第一子接触件SC1的顶表面基本上共面。话句话说，第二子接触件SC2的顶表面可与第三层间绝缘层120的顶表面基本上共面。

第二子接触件SC2可包括在第二源极/漏极区SD2与第三源极/漏极区SD3之间的朝着基板100延伸的垂直延伸件VP。在一些实施例中，垂直延伸件VP的底表面可低于第一子接触件SC1的底表面。另外，垂直延伸件VP的底表面可低于与垂直延伸件VP相邻的第一栅电极G1和第二栅电极G2的顶表面。换句话说，垂直延伸件VP的底表面可设置在第一层间绝缘层110的顶表面与第二装置隔离层ST2的顶表面之间的水平面处。当形成第一子接触件SC1和第二子接触件SC2时，垂直延伸件VP可使用双重蚀刻来形成。这将在后面更详细地描述。结果，垂直延伸件VP也可在平面图中与第一子接触件SC1叠置。

再次参照图3A，当从沿第二方向D2截取的剖视图观察时，垂直延伸件VP可从第二子接触件SC2的底表面朝着基板100延伸。因此，第一有源接触件CA1可具有T形横截面。另外，第二有源接触件CA2至第四有源接触件CA4也可具有相同的T形横截面。

在第一有源接触件CA1中，第二子接触件SC2可在平面图中在第一子接触件SC1的一个端部上延伸或围绕第一子接触件SC1的所述一个端部。因此，如在图3D中所示，第二子接触件SC2的与垂直延伸件VP相邻的一个侧壁可具有阶梯式轮廓。在一些实施例中，垂直延伸件VP的底表面可设置在距第二装置隔离层ST2的顶表面第一高度H1处，第二子接触件SC2的底表面可设置在距第二装置隔离层ST2的顶表面第二高度H2处。此时，第二高度H2可高于第一高度H1。因此，第二子接触件SC2的所述一个侧壁可具有阶梯式轮廓。另一方面，每个栅极接触件CB的底表面可设置在距第一装置隔离层ST1和第二装置隔离层ST2的顶表面第三高度H3处。这里，如上所述，第三高度H3可与第二高度H2相同或高于第二高度H2。

第一导电线CBL1可设置在第一有源接触件CA1上。第一通孔V1可设置在第一有源接触件CA1与第一导电线CBL1之间。更详细地，第一通孔V1可提供在第一有源接触件CA1上。第一导电线CBL1可通过第一通孔V1和第一有源接触件CA1而电连接到第二源极/漏极区SD2以与第二源极/漏极区SD2交换输入/输出信号。第一通孔V1可提供在第四层间绝缘层130中，第一导电线CBL1可提供在第五层间绝缘层140中。

第二子接触件SC2可形成在与栅极接触件CB相同的水平面处，第一有源接触件CA1可由于第二子接触件SC2而从第一子接触件SC1横向扩展以越过第二装置隔离层ST2。因此，第一通孔V1可稳固地形成在具有扩展的平面区域的第一有源接触件CA1上。结果，当形成第一通孔V1时，可减少或基本上防止第一通孔V1与第一有源接触件CA1之间的未对准并且可改善工艺余量。这意味着可改善半导体装置的可靠性。换句话说，第二子接触件SC2可用作其上设置有第一通孔V1的焊盘。另外，第一有源接触件CA1和第一通孔V1之间的接触面积可通过第一有源接触件CA1的扩展的平面面积而增大，因此，可实现具有低接触电阻的半导体装置。

上述的第一有源接触件CA1可以是根据发明构思的一些实施例的一个示例。以下，将更详细地描述与发明构思的另一示例对应的第二有源接触件CA2。以下，将省略或简要地提及对与在第一有源接触件CA1中相同的特征的描述。换句话说，将主要描述第二有源接触件CA2与第一有源接触件CA1之间的差异。

第二有源接触件CA2可包括第一子接触件SC1和第二子接触件SC2。与第一有源接触件CA1不同，第二有源接触件CA2的第一子接触件SC1的一个侧壁可与第二有源接触件CA2的第二子接触件SC2的一个侧壁对齐(见图3B)。换句话说，第二有源接触件CA2的第一子接触件SC1可具有第一侧壁SW1，第二有源接触件CA2的第二子接触件SC2可具有与第一侧壁SW1相邻的第二侧壁SW2。这里，第一侧壁SW1和第二侧壁SW2可彼此共面。

第二导电线CBL2可设置在第二有源接触件CA2上。第二通孔V2可设置在第二有源接触件CA2与第二导电线CBL2之间。更详细地，第二通孔V2可提供在第二有源接触件CA2上。第二有源接触件CA2的第二子接触件SC2可用作其上设置有第二通孔V2的焊盘。

第三有源接触件CA3可包括第一子接触件SC1和第二子接触件SC2。与第一有源接触件CA1不同，第三有源接触件CA3的第一子接触件SC1可在平面图中在第一方向D1上延伸以穿透第二子接触件SC2。换句话说，如在图3E中所示，当从沿第一方向D1截取的剖视图观察时，第三有源接触件CA3的第一子接触件SC1可从第三有源接触件CA3的第二子接触件SC2的一个侧壁横向突出。这是因为第三有源接触件CA3的第一子接触件SC1可在与第一方向D1相反的方向上从第三有源接触件CA3的第二子接触件SC2偏移。

第三导电线CBL3可设置在第三有源接触件CA3上。第三通孔V3可设置在第三有源接触件CA3与第三导电线CBL3之间。更详细地，第三通孔V3可设置在第三有源接触件CA3上。第三有源接触件CA3的第二子接触件SC2可用作其上设置有第三通孔V3的焊盘。

再次参照图2和图3B，第四有源接触件CA4可包括第一子接触件SC1和第二子接触件SC2。与第一有源接触件CA1不同，第四有源接触件CA4的第二子接触件SC2可设置在使第四源极/漏极区SD4和第五源极/漏极区SD5彼此连接的导电连接图案TS上。因此，第四有源接触件CA4的第二子接触件SC2可由于导电连接图案TS而不包括垂直延伸件。同时，第四有源接触件CA4的第一子接触件SC1可连接到彼此相邻的两个导电连接图案TS。因此，第三源极/漏极区SD3、第四源极/漏极区SD4和第五源极/漏极区SD5可通过第四有源接触件CA4和导电连接图案TS而彼此电连接。

第四导电线CBL4可设置在第四有源接触件CA4上。第四通孔V4可设置在第四有源接触件CA4与第四导电线CBL4之间。更具体地，第四通孔V4可提供在第四有源接触件CA4上。第四有源接触件CA4的第二子接触件SC2可用作其上设置有第四通孔V4的焊盘。

[制造方法]

图4、图6和图8是示出根据发明构思的示例实施例的用于制造半导体装置的方法的平面图。图5A、图7A和图9A分别是沿图4、图6和图8的线A-A'截取的剖视图。图5B、图7B和图9B分别是沿图4、图6和图8的线B-B'截取的剖视图。图5C、图7C和图9C分别是沿图4、图6和图8的线C-C'截取的剖视图。图7D和图9D分别是沿图6和图8的线D-D'截取的剖视图。图7E和图9E分别是沿图6和图8的线E-E'截取的剖视图。

参照图4、图5A、图5B和图5C，可在基板100中形成第一装置隔离层ST1以限定逻辑单元。另外，可在每个逻辑单元的基板100中形成第二装置隔离层ST2以限定多个有源图案FN1至FN6。第二装置隔离层ST2可在第二方向D2上延伸，所以有源图案FN1至FN6可在第二方向D2上延伸并且可在第一方向D1上彼此分隔开。基板100可以是例如硅基板、锗基板或SOI基板。第一装置隔离层ST1和第二装置隔离层ST2可通过浅沟槽隔离(STI)工艺来形成并且可包括例如氧化硅层。

第一装置隔离层ST1和第二装置隔离层ST2中的每个可具有在与第三方向D3相反的方向上的深度。第三方向D3可与第一方向D1和第二方向D2垂直并且可与基板100的顶表面垂直。在一些实施例中，第二装置隔离层ST2的深度可小于第一装置隔离层ST1的深度。在这种情况下，可通过与形成第一装置隔离层ST1的工艺不同的工艺来形成第二装置隔离层ST2。在其他实施例中，可同时形成第一装置隔离层ST1和第二装置隔离层ST2，第二装置隔离层ST2可具有与第一装置隔离层ST1基本上相同的深度。

有源图案FN1至FN6可包括第一有源图案FN1至第六有源图案FN6。有源图案FN1至FN6可包括从第二装置隔离层ST2之间突出的鳍部。鳍部可与有源图案FN1至FN6的上部对应。

栅电极G1至G6可被设置在基板100上并且可在第一方向D1上延伸以与有源图案FN1至FN6交叉。栅电极G1至G6可包括在彼此平行的方向上延伸并且与有源图案FN1至FN6交叉的第一栅电极G1至第六栅电极G6。栅电极G1至G6可在第二方向D2上彼此分隔开。

可在栅电极G1至G6中的每个与基板100之间形成栅极绝缘图案GI。可在栅电极G1至G6中的每个的两个侧壁上形成栅极间隔件GS。栅极绝缘图案GI可延伸成设置在栅电极G1至G6中的每个与栅极间隔件GS之间。形成栅电极G1至G6、栅极绝缘图案GI以及栅极间隔件GS可包括在基板100上形成牺牲栅极图案、在每个牺牲栅极图案的两个侧壁上形成栅极间隔件GS以及用栅极绝缘图案GI和栅电极G1至G6替代牺牲栅极图案。栅极绝缘图案GI可包括氧化硅层、氮氧化硅层或具有比氧化硅层的介电常数高的介电常数的高k介电层中的至少一种。栅电极G1至G6可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。栅极间隔件GS可包括氧化硅层、氮化硅层、氮氧化硅层中的至少一种。

在一些实施例中，可对具有栅电极G1至G6的基板100执行离子注入工艺以在处于栅电极G1至G6中的每个的两侧处的有源图案FN1至FN6中形成源极/漏极区SD1至SD6。可分别在处于栅电极G1至G6中的每个的两侧处的第一有源图案FN1至第六有源图案FN6中形成第一源极/漏极区SD1至第六源极/漏极区SD6。源极/漏极区SD1至SD6可不形成在有源图案FN1至FN6的设置在栅电极G1至G6下方并与栅电极G1至G6叠置的鳍部中。

第二有源图案FN2、第三有源图案FN3和第六有源图案FN6可限定PMOSFET区，所以可用P型掺杂剂掺杂第二源极/漏极区SD2、第三源极/漏极区SD3以及第六源极/漏极区SD6。第一有源图案FN1、第四有源图案FN4和第五有源图案FN5可限定NMOSFET区，所以可用N型掺杂剂掺杂第一源极/漏极区SD1、第四源极/漏极区SD4以及第五源极/漏极区SD5。

在其他实施例中，如在图5B中所示，形成源极/漏极区SD1至SD6可包括在有源图案FN1至FN6上形成外延图案。形成外延图案可包括去除有源图案FN1至FN6的处于栅电极G1至G6中的每个的两侧处的上部，以及使用有源图案FN1至FN6的暴露的下部作为种子或种子层来执行选择性外延生长(SEG)工艺。可原位掺杂或可使用离子注入工艺掺杂外延图案。外延图案可与有源图案FN1至FN6的上部对应。换句话说，有源图案FN1至FN6的处于栅电极G1至G6中的每个的两侧的上部可用外延图案替代或者可另外包括外延图案。

第一层间绝缘层110可被形成在基板100上以在源极/漏极区SD1至SD6上延伸或覆盖源极/漏极区SD1至SD6并且填充栅电极G1至G6之间的空间。在一些实施例中，可在用栅极绝缘图案GI和栅电极G1至G6替代牺牲栅极图案之前形成外延图案和第一层间绝缘层110。可将第一层间绝缘层110平坦化以暴露牺牲栅极图案的顶表面，然后可用栅极绝缘图案GI和栅电极G1至G6来替代牺牲栅极图案。覆盖层GP可被形成在第一层间绝缘层110上以在栅电极G1至G6的顶表面上延伸并且覆盖栅电极G1至G6的顶表面。覆盖层GP可包括氧化硅层、氮化硅层、氮氧化硅层中的至少一种。可在覆盖层GP上形成第二层间绝缘层115。第一层间绝缘层110和第二层间绝缘层115中的每个可包括氧化硅层或氮氧化硅层中的至少一种。

可将导电连接图案TS形成为穿透第一层间绝缘层110和第二层间绝缘层115以及覆盖层GP。可将导电连接图案TS连接到源极/漏极区SD1至SD6。形成导电连接图案TS可包括形成穿透第一层间绝缘层110和第二层间绝缘层115以及覆盖层GP以暴露源极/漏极区SD1至SD6的凹进区、用导电材料填充凹进区以及使导电材料平坦化直到第二层间绝缘层115被暴露为止。另外，可在凹进区被导电材料填充之前在凹进区的内表面上沉积第一阻挡层BM1。第一阻挡层BM1可包括Ti/TiN。

导电连接图案TS可包括金属硅化物。例如，导电连接图案TS可包括硅化钛、硅化钽或硅化钨中的至少一种。导电连接图案TS还可包括金属层。例如，金属层可包括钛层、钽层或钨层中的至少一种。在实施例中，导电连接图案TS可包括金属硅化物层和设置在金属硅化物层上的金属层。

在一些实施例中，可将一些导电连接图案TS设置成分别与源极/漏极区SD1至SD6中的一些对应。其他的导电连接图案TS可使在第一方向D1上彼此分隔开的源极/漏极区彼此电连接。可将导电连接图案TS的顶表面设置在比栅电极G1至G6的顶表面高的水平面处。

参照图6、图7A、图7B、图7C、图7D和图7E，可在包括导电连接图案TS的所得结构上顺序地形成第一蚀刻停止层ES1和第三层间绝缘层120。第一蚀刻停止层ES1可包括SiCN，第三层间绝缘层120可包括氧化硅层或氮氧化硅层中的至少一种。第一蚀刻停止层ES1可减少或基本上防止包括在导电连接图案TS中的金属通过导电连接图案TS的暴露的顶表面而扩散。

可使用第一光掩模来图案化第三层间绝缘层120和第一蚀刻停止层ES1以形成第一子接触孔SH1和源极/漏极接触孔SDH。换句话说，可使用第一光刻工艺来同时形成第一子接触孔SH1和源极/漏极接触孔SDH。可执行图案化第三层间绝缘层120和第一蚀刻停止层ES1的工艺直到第二层间绝缘层115的顶表面和导电连接图案TS的顶表面被暴露为止。

在一些实施例中，在平面图中，可在第一栅电极G1和第二栅电极G2之间、第三栅电极G3和第四栅电极G4之间以及第五栅电极G5和第六栅电极G6之间分别形成第一子接触孔SH1。可在第二源极/漏极区SD2上分别形成一些第一子接触孔SH1，可在第三源极/漏极区SD3和第四源极/漏极区SD4上形成另外的第一子接触孔SH1。第一子接触孔SH1可在平面图中具有在第一方向D1上延伸的杆形状。

源极/漏极接触孔SDH可具有与第一子接触孔SH1基本上相同的深度。另外，源极/漏极接触孔SDH可具有与第一子接触孔SH1基本上相同的宽度。如同第一子接触孔SH1，源极/漏极接触孔SDH可暴露处于栅电极G1至G6的两侧的导电连接图案TS。源极/漏极接触孔SDH可具有在第一方向D1上沿导电连接图案TS的顶表面延伸的杆形状。

参照图8、图9A、图9B、图9C、图9D和图9E，可以在第三层间绝缘层120上形成掩模层150以填充第一子接触孔SH1和源极/漏极接触孔SDH。掩模层150可包括例如硬掩模上旋涂(SOH)材料。

可使用第二光掩模来图案化掩模层150以形成第二子接触孔SH2和栅极接触孔CBH。第二光掩模可与上述的第一光掩模不同。换句话说，可使用第二光刻工艺来同时形成第二子接触孔SH2和栅极接触孔CBH。可在图案化掩模层150的同时也将第一至第三层间绝缘层110、115和120以及第一蚀刻停止层ES1图案化。可执行图案化掩模层150的工艺直到栅电极G1至G6通过栅极接触孔CBH被暴露为止。换句话说，可在形成栅极接触孔CBH时完全去除设置在栅电极G1至G6上的覆盖层GP的部分。

在平面图中，可在第二源极/漏极区SD2与第三源极/漏极区SD3之间形成一些第二子接触孔SH2中的每个。在平面图中，可在第四源极/漏极区SD4与第五源极/漏极区SD5之间形成另外的第二子接触孔SH2。可将第二子接触孔SH2分别连接到第一子接触孔SH1。换句话说，在平面图中，可在第一栅电极G1与第二栅电极G2之间形成第一连通孔CH1，可在第三栅电极G3和第四栅电极G4之间形成第二连通孔CH2和第四连通孔CH4，可在第五栅电极G5与第六栅电极G6之间形成第三连通孔CH3。

更详细地，第一连通孔CH1至第四连通孔CH4中的每个可包括第一子接触孔SH1和第二子接触孔SH2。第二子接触孔SH2可包括朝着基板100的顶表面延伸的垂直延伸孔VH。可将垂直延伸孔VH的底表面设置在第一层间绝缘层110的顶表面与第二装置隔离层ST2的顶表面之间的水平面处。

再次参照图6和图8，可使用利用第一布局的第一光刻工艺来形成第一子接触孔SH1，以限定第一子接触孔SH1的位置。可使用利用第二布局的第二光刻工艺来形成第二子接触孔SH2，以限定第二子接触孔SH2的位置。这里，第二布局可分别与第一布局的部分叠置。因此，可在图案化工艺期间使用第二光刻工艺(双重蚀刻)来再次蚀刻第一子接触孔SH1的底表面的部分。结果，可以对第二子接触孔SH2和第一子接触孔SH1的叠置区(例如，第一布局和第二布局的叠置区)过蚀刻，以形成垂直延伸孔VH。垂直延伸孔VH也可在平面图中与第一子接触孔SH1叠置。

再次参照图9D，可将垂直延伸孔VH的底表面设置在距第二装置隔离层ST2的顶表面第一高度H1处，可将第二子接触孔SH2的底表面设置在距第二装置隔离层ST2的顶表面第二高度H2处。这里，第二高度H2可高于第一高度H1。因此，第一连通孔CH1的第二子接触件SH2的一个侧壁可具有阶梯式轮廓。同时，可将每个栅极接触孔CBH的底表面设置在距第一装置隔离层ST1和第二装置隔离层ST2的顶表面第三高度H3处。这里，第三高度H3可与第二高度H2基本上相同或高于第二高度H2。

再次参照图2以及图3A至图3E，可去除掩模层150。可使用灰化工艺和/或剥离工艺来去除掩模层150。此后，可在第三层间绝缘层120上形成第二阻挡层BM2和导电层以填充第一连通孔CH1至第四连通孔CH4、栅极接触孔CBH以及源极/漏极接触孔SDH。第二阻挡层BM2可包括Ti/TiN，导电层可包括掺杂的半导体材料、金属或导电金属氮化物中的至少一种。可将导电层和第二阻挡层BM2平坦化直到第三层间绝缘层120被暴露，由此分别在第一连通孔CH1至第四连通孔CH4中形成第一至第四有源接触件CA1至CA4、在栅极接触孔CBH中形成栅极接触件CB以及在源极/漏极接触孔SDH中形成源极/漏极接触件SDC。更详细地，第一有源接触件CA1至第四有源接触件CA4中的每个可包括构成一体的第一子接触件SC1和第二子接触件SC2。每个第二阻挡层BM2可在第一有源接触件CA1至第四有源接触件CA4中的每个上延伸或围绕第一有源接触件CA1至第四有源接触件CA4中的每个。具体地，可在导电连接图案TS与有源接触件CA1至CA4之间分别设置第二阻挡层BM2的部分。

接着，第二蚀刻停止层ES2、第四层间绝缘层130、第三蚀刻停止层ES3和第五层间绝缘层140可被顺序地形成在第三层间绝缘层120上以在第一有源接触件CA1至第四有源接触件CA4、栅极接触件CB以及源极/漏极接触件SDC上延伸或覆盖第一有源接触件CA1至第四有源接触件CA4、栅极接触件CB以及源极/漏极接触件SDC。可形成通孔V1至V5以及导电线CBL1至CBL5。通孔V1至V5可穿透第四层间绝缘层130，可在第五层间绝缘层140中形成导电线CBL1至CBL5。

可在第一有源接触件CA1至第四有源接触件CA4上分别形成第一通孔V1至第四通孔V4。第一有源接触件CA1至第四有源接触件CA4中的每个可包括与栅极接触件CB同时形成的第二子接触件SC2。第二子接触件SC2还可扩展第一有源接触件CA1至第四有源接触件CA4的平面接触面积，因此，可减小或最小化或者基本上防止第一通孔V1至第四通孔V4的未对准。这意味着可改善用于形成第一通孔V1至第四通孔V4的工艺的余量。另外，可通过有源接触件CA1至CA4的宽的平面面积来增大有源接触件CA1至CA4和通孔V1至V4的接触面积。因此，能够通过较为简单的工艺来实现具有低接触电阻和优异可靠性的半导体装置。

[应用]

图10是示出根据发明构思的示例实施例的包括半导体装置的电子系统的示意性框图。

参照图10，根据发明构思的实施例的电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口单元1140和数据总线1150。控制器1110、I/O装置1120、存储器装置1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。数据总线1150可与传输电信号所通过的路径对应。

控制器1110可包括微处理器、数字信号处理器、微控制器或与它们中的任何一个具有相似功能的其他逻辑装置中的至少一种。I/O装置1120可包括小型键盘、键盘和/或显示装置。存储装置1130可存储数据和/或指令。存储器装置1130可包括非易失性存储器装置(例如，闪存装置、相变存储器装置和/或磁性存储器装置)。另外，存储器装置1130还可包括非易失性存储器装置。在这种情况下，存储器装置1130可具有包括根据发明构思的前述实施例的半导体装置的SRAM装置。可根据电子系统1100或使用电子系统1100实施的电子产品的应用而省略存储器装置1130。接口单元1140可将电子数据传输到通信网络或可从通信网络接收电子数据。接口单元1140可无线地或通过电缆来操作。例如，接口单元1140可包括天线或无线/电缆收发器。可将根据发明构思的前述实施例的半导体装置应用于I/O装置1120的一部分或控制器1110。电子系统1100还可包括用作用于改善控制器1110的操作的高速缓冲存储器的快速动态随机存取存储器(DRAM)装置和/或快速SRAM装置。

图11是示出根据发明构思的示例实施例的包括半导体装置的电子装置的示意性框图。

参照图11，电子装置1200可包括半导体芯片1210。半导体芯片1210可包括处理器1211、嵌入式存储器1213以及高速缓冲存储器1215。

处理器1211可包括一个或更多个处理器内核C1至Cn。所述一个或更多个处理器内核C1至Cn可处理电数据和电信号。处理器内核C1至Cn可包括多个逻辑单元。在一些实施例中，逻辑单元可包括根据发明构思的上述实施例的半导体装置。

电子装置1200可使用处理的数据和信号来执行特定功能。例如，处理器1211可以是应用处理器。

嵌入式存储器1213可与处理器1211交换第一数据DAT1。第一数据DAT1可以是通过所述一个或更多个处理器内核C1至Cn处理的或将要处理的数据。嵌入式存储器1213可管理第一数据DAT1。例如，嵌入式存储器1213可缓存第一数据DAT1。换句话说，嵌入式存储器1213可用作处理器1211的缓冲存储器或工作存储器。

在一些实施例中，电子装置1200可应用于可穿戴电子装置。可穿戴电子装置可主要执行需要相对少量的操作的功能。因此，当电子装置1200应用于可穿戴电子装置时，嵌入式存储器1213可不具有大的缓存容量。

嵌入式存储器1213可以是SRAM。SRAM的操作速度可以比DRAM的操作速度快。当SRAM被嵌入在半导体芯片1210中时，能够实现具有小尺寸和快操作速度的电子装置1200。另外，当SRAM被嵌入在半导体芯片1210中时，可减小电子装置1200的有功功率的消耗。在一些实施例中，SRAM可包括根据发明构思的上述实施例的半导体装置。

高速缓冲存储器1215可连同一个或更多个处理器内核C1至Cn一起安装在半导体芯片1210上。高速缓冲存储器1215可存储缓存数据DATc。缓存数据DATc可以是被所述一个或更多个处理器内核C1至Cn使用的数据。高速缓冲存储器1215可具有相对小的容量但可具有非常快的操作速度。例如，高速缓冲存储器1215可具有包括根据发明构思的上述实施例的半导体装置的SRAM。当使用高速缓冲存储器1215时，能够减少处理器1211的关于嵌入式存储器1213的接入数量和接入时间。因此，当使用高速缓冲存储器1215时，可改善电子装置1200的操作速度。

在图11中，出于容易和方便解释的目的，高速缓冲存储器1215与处理器1211分离。然而，在其他实施例中，高速缓冲存储器1215可被构造成包括在处理器1211中。换句话说，发明构思的实施例不限于在图11中示出的实施例。

处理器1211、嵌入式存储器1213和高速缓冲存储器1215可基于各种接口协议中的至少一种来传输电数据。例如，处理器1211、嵌入式存储器1213和高速缓冲存储器1215可基于通用串行总线(USB)、小型计算机系统接口(SCSI)、外设部件互连(PCI)高速、高级技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附设SCSI(SAS)、集成驱动电路(IDE)或通用闪存(UFS)中的至少一种接口协议来传输电数据。

图12至图14示出根据发明构思的示例实施例的包括半导体装置的多媒体设备的实施例。可将图10的电子系统1100和/或图11的电子装置1200应用于在图12中示出的移动或智能电话2000、在图13中示出的平板电脑或智能平台3000和/或在图14中示出的笔记本电脑4000。

在根据发明构思的示例实施例的半导体装置中，可通过较为简单的工艺来形成设置在源极/漏极区上的扩展的有源接触件。因此，可减少或基本上防止在有源接触件上的通孔的未对准并且可改善工艺余量。如此，可改善半导体装置的可靠性。另外，可增大有源接触件与通孔之间的接触面积以减小半导体装置的电阻。

虽然已经参照示例实施例描述了发明构思，但是对于本领域技术人员将明显的是，在不脱离发明构思的精神和范围的情况下，可作出各种改变和修改。因此，应该理解的是，上述实施例不是限制性的，而是说明性的。因此，发明构思的范围将通过权利要求以及它们的等同物的最广泛的可允许的解释来确定，并且不应受前面的描述限制或限定。

Claims (24)

1.一种半导体装置，所述半导体装置包括：

基板，包括形成在其上的第一有源图案和第二有源图案，第一有源图案和第二有源图案在与基板的顶表面平行的第一方向上延伸；

第一栅电极，与第一有源图案和第二有源图案交叉，第一栅电极在与第一方向交叉的第二方向上延伸；

第一源极/漏极区和第二源极/漏极区，分别提供在第一有源图案和第二有源图案的在第一栅电极的两侧处的上部中，其中，第一源极/漏极区和第二源极/漏极区在第二方向上彼此分隔开；以及

有源接触件，在第一源极/漏极区上并电连接到第一源极/漏极区，

其中，有源接触件包括：第一子接触件，在平面图中与第一源极/漏极区叠置；以及第二子接触件，在平面图中提供在第一源极/漏极区和第二源极/漏极区之间，

其中，第二子接触件包括朝着基板垂直延伸的垂直延伸件，并且与第一源极/漏极区和第二源极/漏极区分隔开，

其中，垂直延伸件的底表面朝着基板延伸超过第一子接触件的底表面。

2.如权利要求1所述的半导体装置，所述半导体装置还包括：

装置隔离层，设置在基板中以限定第一有源图案和第二有源图案；以及

层间绝缘层，在第一栅电极的侧壁以及第一源极/漏极区和第二源极/漏极区上，

其中，垂直延伸件的底表面设置在层间绝缘层的顶表面与装置隔离层的顶表面之间的水平面处。

3.如权利要求1所述的半导体装置，其中，第二子接触件的顶表面与第一子接触件的顶表面共面。

4.如权利要求1所述的半导体装置，其中，第一子接触件和第二子接触件包括相同的材料并且彼此直接连接以限定为一体。

5.如权利要求1所述的半导体装置，其中，垂直延伸件在平面图中与第一子接触件叠置。

6.如权利要求2所述的半导体装置，其中，层间绝缘层的顶表面与第一栅电极的顶表面共面。

7.如权利要求1所述的半导体装置，所述半导体装置还包括：

第一导电连接图案和第二导电连接图案，分别在第一源极/漏极区和第二源极/漏极区上并且电连接到第一源极/漏极区和第二源极/漏极区，

其中，第一子接触件在第一导电连接图案的顶表面上并通过第一导电连接图案电连接到第一源极/漏极区，

其中，第二子接触件提供在第一导电连接图案与第二导电连接图案之间并且与它们的侧壁分隔开。

8.如权利要求7所述的半导体装置，所述半导体装置还包括：

阻挡层，在有源接触件的侧壁和底表面上，

其中，阻挡层的一部分在第一子接触件与第一导电连接图案之间。

9.如权利要求1所述的半导体装置，所述半导体装置还包括：

第二栅电极，与第一有源图案和第二有源图案交叉，第二栅电极与第一栅电极平行地延伸，

其中，第一栅电极和第二栅电极在第一方向上彼此分隔开，

其中，有源接触件在平面图中提供在第一栅电极与第二栅电极之间。

10.如权利要求9所述的半导体装置，所述半导体装置还包括：

覆盖层，在第一栅电极和第二栅电极的顶表面上，

其中，垂直延伸件的底表面朝着基板延伸超过覆盖层的底表面。

11.如权利要求1所述的半导体装置，所述半导体装置还包括：

通孔，提供在有源接触件上；以及

导电线，提供在通孔上并且通过通孔和有源接触件电连接到第一源极/漏极区。

12.如权利要求1所述的半导体装置，其中，当从沿第一方向截取的剖视图观察时，有源接触件具有T形。

13.如权利要求1所述的半导体装置，其中，当从沿第二方向截取的剖视图观察时，第二子接触件的与垂直延伸件相邻的一个侧壁具有阶梯式轮廓。

14.如权利要求1所述的半导体装置，其中，第一子接触件具有第一侧壁，

其中，第二子接触件具有与第一侧壁相邻的第二侧壁，

其中，第一侧壁和第二侧壁彼此共面。

15.如权利要求1所述的半导体装置，其中，在平面图中，第一子接触件在第二方向上延伸以穿透第二子接触件。

16.一种半导体装置，所述半导体装置包括：

基板；

装置隔离层，设置在基板中以限定有源图案，有源图案包括从装置隔离层的顶表面突出的上部；

栅电极，与有源图案交叉；

源极/漏极区，提供在有源图案中的至少一个的上部中，源极/漏极区与栅电极相邻；以及

有源接触件，设置在源极/漏极区上并且电连接到源极/漏极区，

其中，有源接触件与栅电极分隔开，

其中，有源接触件包括具有比栅电极的相对于基板的顶表面低的底表面的垂直延伸件，

其中，有源接触件包括：

第一子接触件，在平面图中与源极/漏极区叠置；以及

第二子接触件，在有源图案中的相邻的有源图案之间，

其中，第一子接触件的顶表面与第二子接触件的顶表面共面，

其中，第二子接触件包括朝着基板垂直延伸的垂直延伸件，并且第二子接触件与源极/漏极区分隔开。

17.如权利要求16所述的半导体装置，其中，垂直延伸件在平面图中与第一子接触件叠置。

18.一种半导体装置，所述半导体装置包括：

基板，包括在其上平行延伸的有源图案；

栅电极，横跨有源图案而延伸；

相应的源极/漏极区，在处于栅电极的相对侧的有源图案中；以及

相应的有源接触件，电接触相应的源极/漏极区，其中，相应的有源接触件中的至少一个包括：

第一子接触件，在相应的源极/漏极区中的与基板相对的对应的一个上延伸；以及

第二子接触件，朝着基板延伸超过第一子接触件并且在有源图案中的相邻的有源图案之间，

其中，第二子接触件通过绝缘材料与所述的有源图案中的相邻的有源图案分离，并且与相应的源极/漏极区分隔开。

19.如权利要求18所述的半导体装置，所述半导体装置还包括：

相应的导电连接图案，在相应的源极/漏极区与在相应的源极/漏极区上的相应的有源接触件之间，其中，相应的导电连接图案和相应的有源接触件包括不同的材料，

其中，所述相应的有源接触件中的至少一个的第二子接触件在所述的有源图案中的相邻的有源图案上的相应的导电连接图案中的导电连接图案之间朝着基板延伸并且通过绝缘材料与所述的相应的导电连接图案中的导电连接图案的侧壁分离。

20.如权利要求19所述的半导体装置，其中，第一子接触件和第二子接触件的与基板相对的相应的上表面是共面的，其中，所述相应的有源接触件中的至少一个的第一子接触件和第二子接触件限定单一构件。

21.如权利要求20所述的半导体装置，所述半导体装置还包括：

装置隔离层，在有源图案之间的基板上，

其中，绝缘材料包括在装置隔离层上的层间绝缘层，其中，所述相应的有源接触件中的至少一个的第二子接触件朝着基板延伸超过栅电极的表面并且延伸到层间绝缘层中，但是被限制在装置隔离层上方，其中，所述相应的有源接触件中的至少一个的第一子接触件被限制在栅电极的表面上方。

22.如权利要求21所述的半导体装置，所述半导体装置还包括：

导电通孔，在所述相应的有源接触件中的至少一个的第一子接触件和/或第二子接触件的相应的上表面上，其中，通孔在平面图中处于有源图案中的有源图案之间；以及

导电线，在导电通孔上并且通过导电通孔电连接到所述相应的有源接触件中的至少一个。

23.如权利要求18所述的半导体装置，其中，相应的有源接触件具有共面的表面，其中，另外的相应的有源接触件包括第一子接触件，但是没有第二子接触件。

24.如权利要求23所述的半导体装置，其中，所述相应的有源接触件中的至少一个的第一子接触件平行于栅电极延伸，其中，所述相应的有源接触件中的至少一个的第二子接触件在平面图中垂直于栅电极延伸并且平行于有源图案延伸。

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