CN101211921A - 集成电路以及形成集成电路的方法 - Google Patents

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Abstract

本发明公开了一种集成电路，该集成电路包括第一型晶体管和第二型晶体管，该第一型晶体管包括第一栅电极，该第二型晶体管包括第二栅电极。第一栅电极形成在限定于半导体衬底中的第一栅极槽中，而第二栅电极形成在限定于该半导体衬底中的第二栅极槽中。第一栅电极完全填充两个邻近的第一隔离沟槽之间的空间，而第二栅电极部分地填充两个邻近的第二隔离沟槽之间的空间，在第二栅电极与邻近的第二隔离沟槽之间分别设置有衬底部分。

Description

集成电路以及形成集成电路的方法
技术领域
本说明书涉及一种集成电路以及一种制造这种集成电路的方法。而且，本说明书涉及一种存储器件以及一种制造这种存储器件的方法。
背景技术
通常，在半导体技术领域中，具有诸如阈值电压(Vth)、速度以及功耗的不同特性的多种晶体管已是公知的。根据所应用的领域，期望得到一种具有较高或较低阈值电压的类型的晶体管。而且，存在着多个用来增大晶体管的沟道长度的构思。以类似的方式，可以根据所期望的应用来选择适当类型的晶体管。
此外，通常期望将具有不同特性的两个晶体管结合在一个单独的芯片上。在这种情况下，这样的一种方法会是有益的，通过该方法，能够在同一个半导体衬底中制造出具有不同特性的晶体管。
发明内容
如下面将要说明的，集成电路或半导体芯片可以包括第一型晶体管及第二型晶体管，该第一型晶体管包括第一栅电极，该第二型晶体管包括第二栅电极，其中，第一栅电极形成在限定于半导体衬底中的第一栅极槽中，而第二栅电极形成在限定于该半导体衬底中的第二栅极槽中，其中，第一栅电极完全填充两个邻近的第一隔离沟槽之间的空间，而第二栅电极部分地填充两个邻近的第二隔离沟槽之间的空间，在第二栅电极与邻近的第二隔离沟槽之间分别设置有衬底部分。换句话说，第一型晶体管至少部分地形成在第一有源区中，该第一有源区形成在半导体衬底中且通过第一隔离沟槽与邻近的有源区隔离。第二型晶体管至少部分地形成在第二有源区中，该第二有源区形成在半导体衬底中且通过第二隔离沟槽与邻近的有源区隔离。第一栅极槽形成在第一有源区中且位于第一型晶体管的第一和第二源极/漏极区之间，其中，在第一栅极槽与邻近的第一隔离沟槽之间没有设置衬底部分。第二栅极槽形成在第二有源区中且位于第二型晶体管的第一和第二源极/漏极区之间，其中，在第二栅极槽与邻近的第二隔离沟槽之间设置有衬底部分。
可选地，集成电路或半导体芯片可以包括第一型晶体管及第二型晶体管，该第一型晶体管包括第一栅电极和第一沟道，该第二型晶体管包括第二栅电极和第二沟道，其中，第一栅电极形成在限定于半导体衬底中的第一栅极槽中，而第二栅电极形成在限定于该半导体衬底中的第二栅极槽中，其中，第二沟道包括在第二型晶体管的第一和第二源极/漏极区之间延伸的两个鳍状(fin-like)沟道部，第二栅电极邻近每个鳍状沟道部的一侧。
附图说明
附图被包括进来以提供对本发明实施例的进一步理解，并且这些附图被结合到本说明书中并构成本说明书的一部分。这些附图示出了本发明的实施例，并与描述一起用于解释本发明实施例的原理。由于参照以下详细描述而使本发明的实施例变得容易理解，因而本发明的其它实施例及本发明实施例的预期的优点将是显而易见的。附图中的元件相对于彼此并不必然成比例。相同的参考标号表示对应的类似部件。
图1A示出了沿第二方向的一个示例性集成电路的横截面图；
图1B示出了沿第二方向的另一示例性集成电路的横截面图；
图1C示出了沿第一方向的一个示例性集成电路的横截面图；
图1D示出了沿第二方向的另一示例性集成电路的横截面图；
图1E示出了沿第一方向的一个示例性集成电路的另一横截面图；
图1F示出了沿第二方向的一个示例性集成电路的横截面图；
图1G示出了沿第一方向的又一示例性集成电路的横截面图；
图2A示出了半导体衬底的示例性平面图；
图2B示出了半导体衬底的另一示例性平面图；
图3至图11示出了当执行根据本发明实施例的方法时，在各种工艺步骤之后的集成电路的示例性横截面图；
图12A示出了根据本发明实施例的集成电路于第一位置处分别沿第一和第二方向的横截面图；
图12B示出了根据本发明实施例的集成电路于另一位置处的另一横截面图；
图13示出了可以体现为根据本发明实施例的集成电路的存储器件的示意性平面图；
图14A示出了可以包括根据一个实施例的集成电路的示例性电子设备或系统；
图14B示出了可以包括根据一个实施例的集成电路的示例性数据处理系统；以及
图15示意性地示出了制造如上所示的集成电路的方法。
具体实施方式
在下面的详细描述中，参照附图，这些附图形成描述的一部分，且在这些附图中借助于能够实践本发明的示例性具体实施例示出。就此而言，结合所描述附图的方位使用诸如“顶部”、“底部”、“前面”、“后面”、“前导”、“后随(trailing)”等方向性术语。由于本发明实施例的部件可以位于多种不同的方位中，因而所使用的方向性术语仅是为了说明的目的而绝非限制性的。应该理解的是，可以利用其它实施例，并且在不背离本发明的范围的情况下，可以进行结构上的或逻辑上的改变。因此，下面的详细描述不应该被认为是限制性的。
图2A和图2B示出了根据本发明实施例的集成电路的示例性平面图。如从图2A和图2B可见，有源区18形成在半导体衬底中。例如，有源区18可以通过形成填充有绝缘材料的相应的隔离沟槽2来限定。隔离沟槽2使邻近的有源区18彼此电绝缘。尽管有源区18形成为以便作为连续的线而延伸，但可以清楚地理解，这些有源区可以具有任意形状。例如，这些有源区可以形成为通过适当的隔离装置(如后面将要解释的)彼此隔离的分段式有源区。如所示，有源区18的纵向可以沿第一方向61延伸或沿相对于第一方向倾斜的方向延伸。
图1A示出了可以分别从图2A和图2B得到的位于III与III之间的第二型晶体管183的横截面图。如可以看到的，在所示的横截面图中，晶体管183包括第二栅电极181。如可以看到的，第二栅电极181形成在于半导体衬底1中形成的第二栅极槽180中。该第二栅极槽180形成在隔离沟槽2之间。如所示的，第二栅电极181和第二栅极槽180仅部分地填充两个邻近的隔离沟槽2之间的空间。因此，在第二栅电极181与邻近的隔离沟槽2之间分别设置有衬底部分11a、11b。例如可以从图1C中得到的，这两个衬底部分11a、11b形成第二沟道的鳍状部，该鳍状部被设置在第一和第二源极/漏极部之间。如图1A中进一步所示的，隔离沟槽2的侧壁111相对于衬底表面10并不是垂直地延伸，而是倾斜的。在隔离沟槽2的侧壁与衬底表面的法线13之间限定有角度β。例如，β可以大于15°。例如，β可以小于20°。而且，每个鳍状部11a、11b在其底部中均具有宽度w。该宽度可以大于5nm，例如，大于10nm。而且，该宽度w可以小于20nm。鳍状沟道部的高度h可以等于沟道部的高度，其中，该沟道在其一侧上由第二栅电极181封闭且在其另一侧上由隔离沟槽封闭。因此，鳍状沟道部11a、11b的高度h对应于沟道113的顶侧与栅电极181的底侧之间的距离。高度h可以大于30nm，例如，大于40nm。高度h可以小于50nm。
此外，图1B示出了根据本发明另一实施例的位于III与III之间的另一横截面图。如可以看到的，与图1A中所示的实施例对比，隔离沟槽2的侧壁111相对于衬底表面垂直地延伸。而且，介于第二栅极槽180与隔离沟槽2之间的衬底部分的上表面可以是凹入的。因此，鳍状部11a、11b的表面113可以设置在衬底1的表面10的下面。例如，从衬底表面10到鳍状部11a、11b的表面113的距离t可以大于10nm，例如，大于20nm。该距离t可以小于50nm。如图1B中进一步所示，电流路径15沿着鳍状部11a、11b行进。
图1C示出了例如可以从图2得到的位于IV与IV之间的晶体管的横截面图。更具体地说，沿着有源区得到图1C的横截面图。如可以看到的，沟道14形成在第一和第二源极/漏极部26、27之间。第二栅电极181控制沟道14的导电性。第二栅电极181形成在第二栅极槽180中。图1C所示横截面中的栅极槽180的深度取决于从具体横截面到邻近的隔离沟槽2的距离。位于第一和第二源极/漏极区26、27之间的电流路径15包括第一竖直部15a、水平部15b、以及第二竖直部15c。竖直部15a和15c的深度取决于鳍状部11a、11b的具体实施方式。例如，竖直部15a和15c可以延伸至深度t。
图1D示出了半导体芯片的另一实施例，其中，第二晶体管包括在其两侧封闭鳍状部11a、11b的栅电极。更具体地说，栅电极181的一部分被设置在每个隔离沟槽2中，以便沿着每个鳍状部11a、11b的一侧延伸。而且，第二栅电极181被设置在第二栅极槽180中。例如，可以在每个隔离沟槽2的底部中设置氮化硅层25，以便简化该具体实施例的制造工艺。
例如，当对图1A至1D中所示的晶体管的栅电极181进行编址时，鳍状沟道部11a和11b可能会被完全耗尽。因此，施加给栅电极181的电势可能会立即影响到每个鳍状沟道部11a、11b中的电荷密度。因此，该晶体管具有增大的亚阈值斜率。从而，获得了增大的开态/关态电流比。此外，如可以从图1A、1B及1D中看到的，有效沟道宽度被扩大，从而有更多的电流流过。
图1E和图1F分别示出了沿不同方向的示例性第一型晶体管16的横截面图。如可以看到的，图1E中所示的横截面图示出了沿有源区18的且位于Ia与Ia之间的横截面。如可以看到的，第一栅电极171形成在第一栅极槽170中。该栅极槽170形成在半导体衬底的表面10中。第一和第二源极/漏极部23和24邻近衬底表面10而形成。沟道14形成在第一和第二源极/漏极部23、24之间。在第一和第二源极/漏极区23、24之间流动的电流的电流路径15包括竖直部分15a、水平部分15b、以及竖直部分15c。第一型晶体管可以形成为所谓的拐角器件(corner device)。在这种情况下，例如第一栅电极171可以进一步包括在位于图中所描述的平面之前或之后的平面内延伸的盘状部175。这在示出了第一晶体管的示例性实施方式的且位于II与II之间的横截面图的图1F中更加详细地示出。如可以看到的，盘状部175在每个隔离沟槽2中延伸。例如，盘状部175在隔离沟槽中延伸到的深度可以大于衬底部分中的第一栅电极171的底部的深度。因此，在该拐角器件中，沟道14由栅电极171在三个侧面处封闭。因此，由于盘状部175的存在，使得所得到的晶体管的宽度w被扩大。而且，由于第一栅电极形成在栅极槽170中，在保持晶体管所需的面积同时，沟道长度被扩大。作为进一步的改进，第一栅电极的一部分可以被设置在第一隔离沟槽中。而且，栅电极171可以在隔离沟槽2中延伸至与在衬底部分中的深度相同的深度。
由于可以根据系统的需求来调节每个晶体管的阈值电压，因此包含例如图1E和图1F中所示的第一型晶体管以及图1A至图1D中的任何一幅图中所示的第二型晶体管的集成电路是有利的。通常，具有较高阈值电压的晶体管将有利地用于低功率的目的，而具有较低阈值电压的晶体管将用于高速度的目的。因此，根据具体应用，可以将具有期望阈值电压的晶体管结合在一个单独的半导体芯片上。
根据一个实施例，该集成电路可以进一步包括以平面晶体管实现的第三型晶体管。图1G示出了该第三型晶体管的横截面图。如图1G中所示，第三型晶体管350包括源极/漏极区35、36以及栅电极37。栅电极37完全设置于半导体衬底1的表面10上方。因此，这种晶体管的沟道14是水平的，且沿着衬底表面10延伸。如所常见的，例如，栅电极37可以由盖层38覆盖，且可以进一步包括可由氮化硅制成的隔离件39。由于图1G中所示的晶体管350是众所周知的，因而省去对它的详细描述。
可以将之前已描述的包括第一型和第二型晶体管且可选地包括第三型晶体管的集成电路或半导体芯片应用于诸如CPU(中央处理单元)、DSP芯片(数字信号处理器)或数据处理系统的逻辑产品中。例如，可以将这些产品用在个人电脑、笔记本、PDA(个人数字助理)中，其中，低功率和高速度是极为重要的。此外，该集成电路可以作为存储器件而实施，该存储器件包括其中设置有多个存储单元的阵列部以及包含有用于编址、向存储单元写入信息以及从存储单元读出信息的线路的外围部。例如，可以在阵列部中采用第一型晶体管，而在外围部中采用第二型晶体管。并且，根据一个实施例的集成电路可以是包括存储部的半导体器件，例如嵌入式DRAM器件，在该存储部中设置有包括第一型晶体管的存储单元。该半导体器件可以进一步包括逻辑电路，该逻辑电路包括第二型晶体管。如清楚地理解的，本发明的实施例的范围还包括其中形成有上述集成电路的半导体晶片。
下面，将描述制造集成电路的方法的示例性实施例。
图15示出了根据实施例的制造集成电路的方法的流程图。如所示，制造集成电路的方法包括：形成包括第一栅电极的第一型晶体管以及形成包括第二栅电极的第二型晶体管，其中，第一栅电极形成在限定于半导体衬底中的第一栅极槽中，而第二栅电极形成在限定于该半导体衬底中的第二栅极槽中，其中，第一栅电极形成为以便完全填充两个邻近的隔离沟槽之间的空间，而第二栅电极形成为以便部分地填充两个邻近的隔离沟槽之间的空间，在第二栅电极与邻近的隔离沟槽之间分别设置衬底部分(S1)。例如，第一栅极槽和第二栅极槽可以由同时蚀刻第一和第二栅极槽的共同蚀刻工艺来限定。例如，第一栅极槽和第二栅极槽可以由下面的蚀刻工艺来限定：该蚀刻工艺分别去除邻近的隔离槽之间的衬底材料、保留第一栅极槽与邻近的隔离沟槽之间以及第二栅极槽与邻近的隔离沟槽之间的衬底材料的一部分(S2)。该方法可以进一步包括：在保持第二栅极槽与邻近的隔离沟槽之间的衬底部分的同时，选择性地蚀刻第一栅极槽与邻近的隔离沟槽之间的衬底材料(S3)。
图2示出了当执行根据本发明实施例的方法时可以使用的衬底的示例性平面图。如可以看到的，有源区18被限定。例如，该有源区可以通过限定隔离沟槽2并用适当的绝缘材料填充该隔离沟槽来限定。在半导体衬底中可能已经形成各种部件。例如，可以在每个有源区系列18中限定出隔离结构，以便形成单独的有源区段。例如，隔离结构可以是填充有绝缘材料的隔离沟槽。作为再一实例，可以形成隔离场效应晶体管，以便形成有源区段。可以使该隔离场效应晶体管工作于闭态，以便使分配到一个有源区系列中的邻近的有源区段彼此绝缘。如清楚地理解的，在进行以下的工艺步骤时也可以形成隔离结构或隔离场效应晶体管。作为再一实例，可以形成电容器沟槽，以分割有源区系列18。然而，由于可以以任意方式来进行隔离结构的具体实施方式，因此以下的详细说明将分别集中在第一型和第二型晶体管的形成上。
在半导体衬底中，可以进行用于限定适当部分的各种注入。而且，可以进行用于限定第一型和第二型晶体管的源极和漏极部的注入步骤。在图2A所示的布局图中，有源区系列18和隔离沟槽2均沿第一方向61延伸。如图2B中进一步所示，有源区系列18及隔离沟槽2也可以沿相对于第一和第二方向61、62倾斜的方向延伸。
例如，在图2A或图2B中所示的衬底表面的顶部上设置有多个硬掩模层。例如，沉积具有10nm厚度的氮化硅衬里44、具有200nm至300nm厚度的硬掩模层(例如碳硬掩模层41)、以及具有40nm至60nm厚度的氮氧化硅层42。仅以实例的方式给出每层的具体构成，并且可以根据所采用的具体工艺来选择每层的具体构成。
图3示出了所得到的结构的横截面图。具体地，图3A示出了其中待形成第一型晶体管的衬底部分的横截面图，而图3B示出了其中待形成第二型晶体管的衬底部分的横截面图。例如，如果半导体芯片作为存储器件而实施，那么位于I与I之间及II与II之间的横截面图可以在阵列部中得到，而III与III之间以及IV与IV之间示出的横截面图可以在外围部中得到。然而，如清楚地理解的，它们也可以于任何半导体芯片的不同部分处得到。在以下的横截面图中，沿有源区系列18得到I与I之间的横截面图，而垂直于有源区系列18延伸的方向得到II与II之间的横截面图。例如，在图2A所示的布局图中，沿第二方向62得到II与II之间的横截面图。并且，以类似的方式，垂直于有源区系列18的方向得到III与III之间的横截面图，而沿有源区系列18的方向得到IV与IV之间的横截面。例如，在图2A所示的布局图中，沿第二方向62得到III与III之间的横截面图。
如图3A中所示，邻近衬底表面形成掺杂部22。而且，在半导体衬底1的表面10的顶部上层叠衬垫氧化物层45、氮化硅层44、碳硬掩模层41以及氮氧化硅层42。如I与I之间的横截面图的左侧部分中所示，可以在衬底中设置隔离器件，例如沟槽电容器3，以便使有源区段隔离开。如II与II之间的横截面图中所示，隔离沟槽2延伸以便限定其间的有源区18。
此外，图3B示出了第二型晶体管的横截面图。如可以看到的的，在衬底表面10的顶部上沉积衬垫氧化物层45，接着是氮化硅层44、碳硬掩模层41以及氮氧化硅层42。在所示的实施例中，在其中待形成第二型晶体管的衬底部分中并没有形成掺杂部。然而，如上面已说明的，该衬底部分可以是已掺杂的。
之后，在硬掩模叠层中限定硬掩模开口43。例如，这可以通过将光刻胶材料涂布到待图案化的材料表面上的光刻工艺来实现。使用适当的光掩模来进行曝光步骤。图4A的上部示出了包括光刻胶层47的衬底的示例性平面图，该光刻胶层在预定位置利用具有掩模开口48的光掩模被图案化。掩模开口48可以具有任意形状，例如，图4A的上部中所示的细长形状，可以是椭圆形或者近似的矩形。然而，掩模开口48被定位成以便打开有源区18上方的预定位置。在利用光刻工艺对光刻胶材料47进行图案化之后，蚀刻硬掩模层，以便限定出第一硬掩模开口43。进行蚀刻工艺，使之停止于衬底表面10上。如图4A中所示，在I与I之间的横截面图中，第一硬掩模开口43的直径小于II与II之间的横截面图中的第一硬掩模开口的直径。如可以从图4A中进一步看出的，隔离沟槽2相对于衬底表面是倾斜的。例如，衬底表面10的法线13与隔离沟槽2的侧壁之间的角度β可以是15°至20°。
图4B示出了其中待形成第二型晶体管的衬底部分的横截面图。图4B的上部中示出了包括待图案化的光刻胶层47的衬底部分的示例性平面图。如可以看到的，尽管使用一个光掩模来同时对图4A和图4B中所示的衬底部分进行图案化，但是用于图案化第二型晶体管的掩模开口48与用于图案化第一型晶体管的掩模开口48并不相同。更具体地说，例如，沿有源区的方向看，IV与IV之间的掩模开口48的直径大于I与I之间的掩模开口的直径。进行蚀刻工艺，使之停止于半导体衬底1的表面10上。图4C示出了其中可选地可以形成第三型晶体管的衬底部分上的平面图。该衬底部分的横截面图可以分别类似于图3A和图3B中的横截面图。如图4C中所示，该衬底部分上方的硬掩模未开口。
之后，使用已图案化的硬掩模作为蚀刻掩模，对衬底材料进行蚀刻。例如，该蚀刻可以作为各向异性蚀刻来进行。图5中示出了所得到的结构。如图5A中可以看到的，在衬底1中形成第一栅极槽170。例如，第一栅极槽170可以延伸至大约大于60nm的深度，例如，大于100nm，且甚至大于150nm。如可以从I与I之间的横截面图看出的，现在，在第一和第二源极/漏极部23、24中隔离出掺杂部22。在II与II之间的横截面图中，栅极槽170在衬底中延伸，而保留栅极槽170与隔离沟槽2之间的衬底部分。如图5A中进一步所示，第一栅极槽170延伸至比第一和第二源极/漏极部的底部更深的深度。
如可以从图5B看出的，分别在III与III之间以及IV与IV之间限定了第二栅极槽180。在III与III之间的横截面图中，保留了第二栅极槽180与隔离沟槽2之间的衬底部分1。在接下来的步骤中，从衬底表面剥离硬掩模材料的剩余部分。图6中示出了所得到的结构。
如可以从图6A和图6B看出的，现在，从该表面去除硬掩模材料的剩余部分，而保留氮化硅层44作为顶部掩模层。之后，在该表面上施加块状(block)掩模并对该块状掩模进行图案化，以便覆盖其中待形成第二型晶体管的衬底部分。因此，其中待形成第一型晶体管的衬底表面未被覆盖。接着，进行用于蚀刻衬底材料的各向同性蚀刻步骤。例如，相对于氮化硅和氧化硅而言这种蚀刻可以是选择性的。例如，可以进行这种蚀刻，以便蚀刻大约10nm至100nm，例如，10nm至50nm。图7中示出了所得到的结构。如从示出了其中待形成第一型晶体管的衬底部分的图7A可以看出的，现在去除第一栅极槽170与隔离沟槽2之间的剩余衬底部分。因此，第一栅极槽170完全填充了其上部中的邻近的隔离沟槽之间的空间。并且，在I与I之间的横截面图中，第一栅极槽170具有带圆角的形状。可选地，在该工艺步骤中，可以进行用于蚀刻氧化硅的另一各向同性蚀刻步骤，以便形成拐角器件。通过这种各向同性蚀刻，限定出栅电极的在隔离沟槽2中延伸的盘状部。图7A中的虚线表示进行了该可选的工艺步骤之后的横截面图。
图7B示出了其中待形成第二型晶体管的衬底部分，该衬底部分被块状掩模49所覆盖。由于该衬底部分已被块状掩模覆盖，因而该衬底部分保留在第二栅极槽180与隔离沟槽2之间。之后，可选地，可以进行注入步骤，以便提高栅极槽170的垂直侧壁上的氧化速度。图8示意性地示出了用于对侧壁进行注入的成角度的离子注入63。之后，从衬底表面上去除块状掩模49。此外，去除氮化硅衬里44。可选地，可以在所得到的表面上形成牺牲氧化物(sacrificial oxide)，接着是去除该牺牲氧化物层的步骤。之后，执行氧化步骤，以便在未被覆盖的衬底材料上形成栅极氧化物。
图9中示出了所得到的结构。如可以从图9中看出的，现在，栅极槽170的侧壁被厚的氧化硅隔离层174覆盖。此外，在栅极槽170的底部上形成氧化硅层172。由于离子注入步骤，所以增加了覆盖栅极槽170的侧壁的氧化硅层174的厚度。
图9B示出了其中待形成第二型晶体管的衬底部分的横截面图。如可以看到的，在第二栅极槽180的表面上形成二氧化硅层182。之后，沉积构成栅电极的材料。例如，可以沉积多晶硅层64，接着沉积钨层65及氮化硅层66。例如，该多晶硅层可以具有至少30nm的厚度。例如，多晶硅层64的厚度可以小于100nm。而且，钨层65的厚度可以大于30nm。例如，钨层65的厚度可以小于100nm。此外，氮化硅层66可以具有大于50nm的厚度。例如，氮化硅层66的厚度可以小于250nm。然而，也可以采用用于构成栅电极的其它材料，例如，具有大于30nm且例如小于150nm厚度的硅化钨层，以及具有大于50nm且例如小于250nm厚度的氮化硅层。
图10中示出了所得到的结构。如可以看到的，多晶硅材料64完全填充了第一栅极槽170以及第二栅极槽180。因此，形成了如图10A所示的第一栅电极171。如图10B所示，在其中待形成第二型晶体管的部分中也形成了同样材料的第二栅电极181。而且，图10C示出了其中待形成第三型晶体管的衬底部分。在衬底表面10上方形成用于形成栅电极的叠层511。之后，进行图案化步骤，以便对字线叠层511进行图案化。在对其中待形成第二型晶体管的衬底部分中的字线进行图案化之后，并且可选地，在对其中待形成第三型晶体管的衬底部分中的字线进行图案化之后，可选地，可以进行用于限定第二型晶体管的源极和漏极区并且可选地用于限定第三型晶体管的源极和漏极区的离子注入步骤。可以对第二型晶体管的源极/漏极区26、27进行注入，以便提供比第一型晶体管的结(junction)更浅的结。更具体地说，例如，第二型晶体管的源极/漏极区可以延伸到比第一型晶体管的源极/漏极区更浅的深度。图11中示出了所得到的结构。
如可以从图11A和11B中看出的，字线51延伸以便贯穿有源区。图11C示出了第三型晶体管的横截面图，其中，对字线进行图案化，并且限定出第一和第二源极/漏极区35、36。而且，字线分别沿II与II之间以及III与III之间示出的方向延伸。之后，如所常见的，进行用于接触第二源极/漏极区24以及用于接触第二型晶体管的掺杂部的接触工艺。
图12示出了设置接触之后的晶体管的横截面图。如图12A中所示，邻近第一型晶体管的第二源极/漏极部24设置位线接触件57。而且，如可以从图12B中看出的，接触件67被设置成以便邻近第二型晶体管的相应源极/漏极部26。
图13示出了示例性存储器件的平面图，该存储器件可以包括上述的晶体管。例如，图13中示出的存储器件包括其中设置有存储单元100的阵列部106以及外围部101。外围部101可以包括核心电路102和支持部105。例如，字线驱动器103可以设置在核心电路中。而且，该核心电路可以包括用来感测所接收的信号的读出放大器104。如所常见的，外围部和存储单元阵列可以形成在一个单独的半导体芯片上。每个存储单元100可以包括诸如存储电容器3和晶体管16的存储元件。该存储单元阵列可以包括与相应晶体管16的栅电极171相连接的字线51。可以由字线驱动器103来驱动字线51。而且，晶体管16的第二源极/漏极部24可以与相应的位线52相连接，其中，位线52与读出放大器104相连接。例如，各个存储单元100的存取晶体管可以作为第一型晶体管16来实施。而且，存在于外围部101中的晶体管可以作为第二型晶体管183来实施。例如，如图13中所示，可以从外围部101中得到III与III之间以及IV与IV之间的横截面图，并且可以从存储单元阵列部106中得到I与I之间以及II与II之间的横截面图。
图14A示意性地示出了根据一个实施例的电子设备71。如图14A中所示，该电子设备71可以包括接口72以及被适配为通过接口72进行连接的部件75。电子设备71，例如部件75，可以包括上面已说明的集成电路74或半导体芯片73。部件75可以以任意方式与接口72相连接。例如，部件75可以设置在外部，以便与接口72相连接。而且，部件75可以容纳于电子设备71内，并且可以与接口72相连接。例如，部件75可移动地设置在与接口72相连接的狭槽中也是可行的。当将部件75插入该狭槽中时，半导体芯片73或集成电路74通过接口72连接。电子设备71可以进一步包括用于处理数据的处理装置76。另外，电子设备71可以进一步包括用于显示数据的一个或多个显示装置77a、77b。该电子设备可以进一步包括被适配为实现具体电子系统的部件。该电子系统的实例包括电脑(例如个人电脑或笔记本)、服务器、路由器、游戏控制台(例如视频游戏控制台，以及作为另一实例的便携式视频游戏控制台)、图形卡、个人数字助理、数码相机、移动电话、音频系统(诸如任何类型的音乐播放器)、或视频系统。
此外，图14B示出了包括上面已说明的第一型晶体管16及第二型晶体管183的数据处理系统78。例如，该数据处理系统可以是数字信号处理芯片。
然而，对于本领域技术人员来说很显然，该电子系统可以以任何其它类型的对数字数据进行处理、传输或存储的器件作为示例。

Claims (23)

1.一种集成电路，包括：
第一型晶体管和第二型晶体管，所述第一型晶体管包括第一栅电极，所述第二型晶体管包括第二栅电极，其中
所述第一栅电极形成在限定于半导体衬底中的第一栅极槽中，而所述第二栅电极形成在限定于所述半导体衬底中的第二栅极槽中，其中
所述第一栅电极完全填充两个邻近的第一隔离沟槽之间的空间，而所述第二栅电极部分地填充两个邻近的第二隔离沟槽之间的空间，在所述第二栅电极与所述邻近的第二隔离沟槽之间分别设置有衬底部分。
2.根据权利要求1所述的集成电路，进一步包括平面晶体管，所述平面晶体管包括形成于所述半导体衬底上方的第三栅电极。
3.根据权利要求1所述的集成电路，其中，所述第一型晶体管是拐角器件。
4.根据权利要求1所述的集成电路，其中，衬底表面的法线与所述第一和第二隔离沟槽中的至少一个的侧壁之间的角度β大于15°。
5.根据权利要求1所述的集成电路，其中，所述第二栅电极的一部分设置在所述邻近的第二隔离沟槽中。
6.根据权利要求1所述的集成电路，其中，所述衬底部分的表面设置在所述半导体衬底的表面下方大于10nm处。
7.根据权利要求1所述的集成电路，其中，所述第一栅极槽比所述第二栅极槽延伸到所述半导体衬底中更大的深度，所述深度从所述半导体衬底的衬底表面测量。
8.根据权利要求1所述的集成电路，其中，所述第一型晶体管和所述第二型晶体管通过一种方法而形成，所述方法包括对两种类型的晶体管均有效的工艺步骤。
9.根据权利要求1所述的集成电路，其中，所述第一栅极槽和所述第二栅极槽通过一种方法而形成，所述方法包括对所述第一栅极槽和所述第二栅极槽均有效的蚀刻工艺。
10.一种存储器件，包括：
多个存储单元，每个所述存储单元包括存储元件及存取晶体管，其中，所述存取晶体管是包括第一栅电极的第一型晶体管，所述第一栅电极形成在限定于半导体衬底中的第一栅极槽中且完全填充两个邻近的第一隔离沟槽之间的空间，
进一步包括第二型晶体管，所述第二型晶体管包括第二栅电极，所述第二栅电极形成在限定于所述半导体衬底中的第二栅极槽中且部分地填充两个邻近的第二隔离沟槽之间的空间，在所述第二栅电极与邻近的隔离沟槽之间分别设置有衬底部分。
11.一种集成电路，包括：
第一型晶体管和第二型晶体管，所述第一型晶体管包括第一栅电极，所述第二型晶体管包括第二栅电极，其中
所述第一栅电极形成在限定于半导体衬底中的第一栅极槽中，
设置于所述第二型晶体管的第一和第二源极/漏极区之间的沟道包括两个鳍状沟道部，所述第二栅电极邻近每个所述鳍状沟道部的至少一侧。
12.根据权利要求11所述的集成电路，其中，隔离沟槽在其一侧邻近每个所述鳍状沟道部。
13.根据权利要求11所述的集成电路，其中，所述第二栅电极的一部分邻近每个所述鳍状沟道部的一侧。
14.根据权利要求11所述的集成电路，其中，每个所述鳍状沟道部具有至少5nm的底部宽度。
15.根据权利要求11所述的集成电路，其中，每个所述鳍状沟道部具有至少30nm的高度。
16.一种包括集成电路的数据处理系统，所述集成电路包括：
第一型晶体管和第二型晶体管，所述第一型晶体管包括第一栅电极，所述第二型晶体管包括第二栅电极，其中
所述第一栅电极形成在限定于半导体衬底中的第一栅极槽中，而所述第二栅电极形成在限定于所述半导体衬底中的第二栅极槽中，其中
所述第一栅电极完全填充两个邻近的第一隔离沟槽之间的空间，而所述第二栅电极部分地填充两个邻近的第二隔离沟槽之间的空间，在所述第二栅电极与所述邻近的第二隔离沟槽之间分别设置有衬底部分。
17.一种制造集成电路的方法，所述方法包括以下步骤：
形成包括第一栅电极的第一型晶体管并且形成包括第二栅电极的第二型晶体管，其中
所述第一栅电极形成在限定于半导体衬底中的第一栅极槽中，而所述第二栅电极形成在限定于所述半导体衬底中的第二栅极槽中，其中
所述第一栅电极形成为以便完全填充两个邻近的第一隔离沟槽之间的空间，而所述第二栅电极形成为以便部分地填充两个邻近的第二隔离沟槽之间的空间，在所述第二栅电极与所述邻近的第二隔离沟槽之间分别设置衬底部分。
18.根据权利要求17所述的方法，其中，所述第一栅极槽和所述第二栅极槽由共同的蚀刻工艺限定。
19.根据权利要求18所述的方法，其中，所述第一栅极槽和所述第二栅极槽由这样的蚀刻工艺来限定，所述蚀刻工艺去除邻近的隔离槽之间的衬底材料，而保留所述第一栅极槽与所述邻近的第一隔离沟槽之间以及所述第二栅极槽与所述邻近的第二隔离沟槽之间的衬底部分。
20.根据权利要求19所述的方法，进一步包括：
选择性地蚀刻所述第一栅极槽与所述邻近的第一隔离沟槽之间的衬底材料，其中，保留所述第二栅极槽与所述邻近的第二隔离沟槽之间的衬底部分。
21.根据权利要求17所述的方法，进一步包括蚀刻邻近所述第一栅极槽的所述隔离沟槽中的一部分，以便限定所述第一栅电极的盘状部。
22.一种电子设备，包括：
集成电路，所述集成电路包括：
第一型晶体管和第二型晶体管，所述第一型晶体管包括第一栅电极，所述第二型晶体管包括第二栅电极，其中
所述第一栅电极形成在限定于半导体衬底中的第一栅极槽中，而所述第二栅电极形成在限定于所述半导体衬底中的第二栅极槽中，其中
所述第一栅电极完全填充两个邻近的第一隔离沟槽之间的空间，而所述第二栅电极部分地填充两个邻近的第二隔离沟槽之间的空间，在所述第二栅电极与所述邻近的第二隔离沟槽之间分别设置有衬底部分。
23.根据权利要求22所述的电子设备，进一步包括用于实现电子系统的部件，所述电子系统选自由电脑、服务器、路由器、游戏控制台、图形卡、个人数字助理、数码相机、移动电话、音频系统、视频系统以及处理装置所构成的组。
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