KR100596800B1 - 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 문턱전압을 높이면서 구동전류 또한 증가시킬 수 있는 트랜지스터 및 그 제조방법을 개시한다. 개시된 본 발명의 방법은, 소자분리영역 및 액티브영역을 갖는 실리콘기판 상에 상기 소자분리영역을 노출시키는 제1식각마스크를 형성하는 단계; 상기 노출된 기판 소자분리영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 및 제1식각마스크 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 트렌치를 매립하도록 제2절연막을 형성하는 단계; 상기 제1식각마스크가 노출될때까지 제2절연막과 제1절연막을 CMP하는 단계; 상기 제1식각마스크를 제거하여 기판 소자분리영역에 트렌치형의 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 실리콘기판의 전면 상에 기판 액티브영역의 채널 예정 영역을 노출시키는 제2식각마스크를 형성하는 단계; 상기 노출된 기판 액티브영역의 채널 예정 영역을 식각하여 트렌치 보다 얕은 깊이로 홈을 형성하는 단계; 상기 기판 결과물에 대해 습식식각을 진행하여 잔류량이 홈의 저면 보다 낮게 되게 상기 홈에 의해 노출된 소자분리막에서의 제2절연막 측면의 제1절연막 부분을 제거하는 단계; 상기 홈 상에 리세스 게이트를 형성하는 단계; 및 상기 리세스 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

트랜지스터 및 그 제조방법{Transistor and method of manufacturing the same}
도 1은 종래 실리콘기판을 식각하여 채널 길이를 증가시킨 리세스 게이트 구조를 갖는 트랜지스터를 도시한 평면도.
도 2 및 도 3은 각각 도 1의 Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선에 따라 절단하여 도시한 단면도.
도 4는 종래 핀펫 구조의 트랜지스터를 도시한 사시도.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
51 : 실리콘기판 52 : 패드산화막
53 : 패드질화막 54 : 트렌치
55 : 측벽산화막 56 : 선형질화막
57 : 매립산화막 58 : 소자분리막
59 : 산화막 60 : 폴리실리콘막
61 : 제2식각마스크 62 : 홈
63 : 게이트절연막 64 : 게이트도전막
65 : 리세스 게이트 66 : 접합영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 문턱전압을 높이면서 구동전류 또한 증가시킬 수 있는 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 트랜지스터의 채널 길이가 동시에 매우 짧아지고 있다. 이러한 현상은 디램 셀에서도 나타나 채널 길이가 짧아짐에 따라 통상의 평면(planar)형 트랜지스터 구조에서는 트랜지스터의 문턱전압이 급격히 낮아지는 이른바 단채널효과(short channel effect)가 심해지고 있다.
여기서, 트랜지스터의 문턱전압이 낮으면, 트랜지스터를 온(On)시키지 않은 상태에서도 트랜지스터의 채널을 통한 누설전류가 커져서 디램 캐패시터에 저장된 전하가 빠져나감으로써 데이터가 소실되는 문제가 발생하게 된다.
한편, 상기한 문제를 해결하기 위해, 실리콘기판 내에 B 또는 BF2를 주입하는 문턱전압 이온주입(Vt implantation)이 실시되고 있으며, 이러한 문턱전압 이온주입은 일반적으로 소자의 폭이 좁아질수록 농도를 높여야만 한다.
그런데, 이렇게 문턱전압이온주입의 농도가 높아지면, 접합영역과 만나는 지역에 형성되는 공핍영역(depletion region)의 폭이 좁아지는 현상이 발생하여 상기 공핍영역에 인가되는 전기장이 증가하게 되고, 이로 인해, 접합누설전류가 증가하 는 문제가 발생하게 된다.
결국, 디램 소자에 있어서, 트랜지스터의 채널 폭이 좁아지면, 캐패시터에 저장된 전하를 온전히 보존하는 기술의 개발이 필수적이다. 이에, 최근들어 트랜지스터의 채널영역에 해당하는 실리콘기판 부분을 소정 깊이만큼 식각하여 채널 길이를 증가시키는 기술이 개발되었다.
도 1은 실리콘기판을 식각하여 채널 길이를 증가시킨 리세스 게이트 구조를 갖는 트랜지스터를 도시한 평면도이고, 도 2 및 도 3은 도 1의 Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선에 따라 절단하여 도시한 단면도이다. 여기서, 도면부호 1은 실리콘기판을, 2는 소자분리막을, 3은 리세스 게이트를, 그리고, 4는 접합영역을 각각 나타낸다.
그러나, 이러한 리세스 게이트를 갖는 트랜지스터는 백바이어스 의존성(Back bias dependency)이 심하여 약간의 백바이어스 변화에 의해서도 문턱전압이 쉽게 변하는 문제점이 있는 바, 현재로선 그 신뢰성이 확보되지 못한 상태이다.
집적도 증가에 따른 또 다른 문제점으로서는 트랜지스터 전류가 흐르는 폭, 즉, 트랜지스터 폭의 감소에 따른 구동전류의 감소 현상을 들 수 있다. 이와 관련하여, 현재 2차원 구조 트랜지스터에서의 구동전류 감소 현상을 개선하기 위해서, 도 4에 도시된 바와 같이, 실리콘기판을 돌출시키는 핀펫(fin FET) 구조의 트랜지스터가 개발되었다.
이러한 핀펫 구조의 트랜지스터는 돌출된 실리콘기판 부분의 3면을 트랜지스터의 채널로 사용하므로, 증가된 구동전류를 가질 뿐만 아니라 백바이어스 의존성이 작은 장점을 갖는다. 도 4에서, 도면부호 41은 실리콘기판을, 43은 게이트, 그 리고, 44는 접합영역을 각각 나타낸다.
그러나, 이러한 핀펫 구조 트랜지스터는, 디램에 적용할 경우, 데이터 유지 시간(data retention time)이 짧아지게 하는 요인이 된다.
결국, 기제안된 종래의 리세스 게이트 구조 및 핀펫 구조의 트랜지스터 모두 문턱전압을 높이면서 구동전류 또한 증가시킴에 어려움이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 문턱전압을 효과적으로 높이면서 구동전류 또한 증가시킬 수 있는 트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브영역 및 소자분리영역을 가지며, 상기 액티브영역의 채널 예정 영역에 홈이 형성된 실리콘기판; 상기 실리콘기판의 소자분리영역에 형성되며, 트렌치와 상기 트렌치의 저면 및 측면 하단부에 형성된 제1절연막과 상기 제1절연막 상에 트렌치를 매립하는 형태로 형성된 제2절연막으로 구성된 트렌치형의 소자분리막; 상기 홈 상에 형성된 리세스 게이트; 및 상기 리세스 게이트 양측의 기판 액티브영역 표면 내에 형성된 접합영역;을 포함하며, 상기 홈은 트렌치 보다 얕은 깊이로 형성되고, 상기 제1절연막은 끝단이 상기 홈 보다 낮은 트렌치 측면 하단부에 배치되게 형성되며, 상기 리세스 게이트는 홈 및 제1절연막 상에 형성되어 상기 제1절연막 상에 형성된 부분 만큼 증가된 채널 길이 및 폭을 갖는 것을 특징으로 하는 트랜지스터를 제공한다.
여기서, 상기 트렌치는 2000∼3500Å 깊이로 형성된 것을 특징으로 한다.
상기 제1절연막은 질화막으로 이루어지며, 100∼600Å 두께로 형성된 것을 특징으로 한다.
상기 제1절연막은 산화막과 질화막의 적층막으로 이루어지며, 이 경우, 상기 산화막은 30∼300Å 두께로 형성되고, 상기 질화막은 20∼150Å 두께로 형성된 것을 특징으로 한다.
상기 제2절연막은 산화막으로 이루어진 것을 특징으로 한다.
상기 홈은 트렌치 보다 200Å 이상 얕은 깊이를 갖도록, 바람직하게, 트렌치 깊이에 대해 1/2∼4/5 깊이를 갖도록 형성된 것을 특징으로 한다.
상기 제1절연막은 홈 저면 보다 100∼1000Å 낮게 되도록 형성된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리영역 및 액티브영역을 갖는 실리콘기판 상에 상기 소자분리영역을 노출시키는 제1식각마스크를 형성하는 단계; 상기 노출된 기판 소자분리영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 및 제1식각마스크 상에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 트렌치를 매립하도록 제2절연막을 형성하는 단계; 상기 제1식각마스크가 노출될때까지 제2절연막과 제1절연막을 CMP하는 단계; 상기 제1식각마스크를 제거하여 기판 소자분리영역에 트렌치형의 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 실리콘기판의 전면 상에 기판 액티브영역의 채널 예정 영역을 노출시키는 제2식각마스크를 형성하는 단계; 상기 노출된 기판 액티브영역의 채널 예정 영역을 식각하여 트렌치 보다 얕은 깊이로 홈을 형성하는 단계; 상기 기판 결과물에 대해 습식식각을 진행하여 잔류량이 홈의 저면 보다 낮게 되게 상기 홈에 의해 노출된 소자분리막에서의 제2절연막 측면의 제1절연막 부분을 제거하는 단계; 상기 홈 상에 리세스 게이트를 형성하는 단계; 및 상기 리세스 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계;를 포함하는 트랜지스터 제조방법을 제공한다.
여기서, 상기 제1식각마스크는 산화막과 질화막의 적층막으로 이루어진 것을 특징으로 한다.
상기 트렌치는 2000∼3500Å 깊이로 형성하는 것을 특징으로 한다.
상기 제1절연막은 질화막으로 이루어지며, 100∼600Å 두께로 형성하는 것을 특징으로 한다.
상기 습식식각을 통한 제1절연막의 제거는 질화막 제거용 식각액을 이용하여 수행하며, 잔류량이 홈 저면 보다 100∼1000Å 낮게 되도록 수행하는 것을 특징으로 한다.
상기 제2절연막은 트렌치 매립 특성이 우수한 HDP-산화막, O3-TEOS 산화막 또는 SOG막 중에서 어느 하나의 산화막으로 이루어지며, 2500∼6000Å 두께로 형성하는 것을 특징으로 한다.
상기 제2식각마스크는 산화막과 폴리실리콘막의 적층막으로 이루어진 것을 특징으로 한다.
상기 홈은 트렌치 보다 200Å 이상 얕은 깊이를 갖도록, 바람직하게, 트렌치 깊이에 대해 1/2∼4/5 깊이를 갖도록 형성하는 것을 특징으로 한다.
상기한 본 발명의 방법은, 상기 제2절연막 측면의 제1절연막 부분을 제거하는 단계 후, 그리고, 리세스 게이트를 형성하는 단계 전, 상기 홈 저면 양측의 돌기가 둔화되도록 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기 식각 공정의 수행시 상기 제2식각마스크가 제거되는 것을 특징으로 한다.
상기 리세스 게이트를 형성하는 단계는, 상기 홈을 포함한 기판 전면 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 및 상기 홈 상에 잔류되게 게이트도전막과 게이트절연막을 식각하는 단계;로 구성되는 것을 특징으로 한다.
상기 게이트절연막은 Si, Hf 및 Al로 구성된 그룹으로부터 선택되는 어느 하나의 산화막으로 이루어지거나, 또는, 질화막으로 이루어진 것을 특징으로 한다.
상기 게이트도전막은 폴리실리콘막, 텅스텐막, 텅스텐실리사이드막, 티타늄질화막 및 텅스텐질화막으로 구성된 그룹으로부터 선택되는 어느 하나 이상으로 이루어진 것을 특징으로 한다.
또한, 본 발명은, 소자분리영역 및 액티브영역을 갖는 실리콘기판 상에 상기 소자분리영역을 노출시키는 제1식각마스크를 형성하는 단계; 상기 노출된 기판 소자분리영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면 및 제1식각마스크 상에 제1산화막과 질화막의 적층막으로 이루어진 제1절연막을 형성하는 단계; 상기 제1절연막 상에 트렌치를 매립하도록 제2산화막으로 이루어진 제2절연막을 형성하는 단계; 상기 제1식각마스크가 노출될때까지 제2절연막과 제1절연막을 CMP하 는 단계; 상기 제1식각마스크를 제거하여 기판 소자분리영역에 트렌치형의 소자분리막을 형성하는 단계; 상기 소자분리막을 포함한 실리콘기판의 전면 상에 기판 액티브영역의 채널 예정 영역을 노출시키는 제2식각마스크를 형성하는 단계; 상기 노출된 기판 액티브영역의 채널 예정 영역을 식각하여 트렌치 보다 얕은 깊이로 홈을 형성하는 단계; 상기 기판 결과물에 대해 습식식각을 진행하여 잔류량이 홈의 저면 보다 낮게 되게 상기 홈에 의해 노출된 소자분리막에서의 제2절연막 측면의 제1절연막 부분을 제거하는 단계; 상기 홈 상에 리세스 게이트를 형성하는 단계; 및 상기 리세스 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계;를 포함하는 트랜지스터 제조방법을 제공한다.
상기 제1절연막에서의 제1산화막은 30∼300Å 두께로 형성하고, 상기 제1절연막에서의 질화막은 20∼150Å 두께로 형성하는 것을 특징으로 한다.
상기 제2절연막 물질인 제2산화막은 트렌치 매립 특성이 우수한 HDP-산화막, O3-TEOS 산화막 또는 SOG막 중에서 어느 하나로 이루어지며, 2500∼6000Å 두께로 형성하는 것을 특징으로 한다.
상기 습식식각을 통한 제1절연막의 제거는 산화막 제거용 식각액을 이용하여 제1산화막만 선택적으로 제거하는 것을 특징으로 한다.
상기 습식식각을 통한 제1절연막의 제거는, 산화막 제거용 식각액을 이용한 1차 습식식각을 통해 제1산화막을 제거하는 단계; 및 질화막 제거용 식각액을 이용한 2차 습식식각을 통해 질화막을 제거하는 단계;로 구성되는 것을 특징으로 한다.
상기 산화막 제거용 식각액을 이용한 1차 습식식각의 수행시, 제2산화막으로 이루어진 제2절연막의 표면 일부 두께, 바람직하게, 100∼500Å이 제거되는 것을 특징으로 한다.
상기한 본 발명의 방법은, 상기 제2절연막 측면의 제1절연막 부분을 제거하는 단계 후, 그리고, 리세스 게이트를 형성하는 단계 전, 상기 홈 저면 양측의 돌기가 둔화되도록 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기 식각 공정의 수행시, 상기 제2식각마스크가 제거되는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다. 여기서, 좌측 도면은 도 1에서의 X방향에 대응하는 단면도이고, 우측 도면은 도 1에서의 Y방향에 대응하는 단면도이다.
도 5a를 참조하면, 소자분리영역 및 액티브영역을 갖는 실리콘기판(51) 상에 제1식각마스크로서 패드산화막(52)과 패드질화막(53)을 차례로 형성한다. 그런다음, 상기 패드질화막(53) 상에 소자분리영역을 노출시키는 감광막패턴(도시안됨)을 형성한 후, 상기 감광막패턴을 식각장벽으로 이용해 그 아래의 패드질화막(53)을 식각한다.
다음으로, 식각마스크로서 식각된 패드질화막(53)을 이용해 패드산화막(52)과 실리콘기판(51)을 식각하여 기판 소자분리영역에 2000∼3500Å의 깊이로 트렌치 (54)를 형성한다. 이때, 식각이 진행되는 동안, 감광막패턴은 완전 제거된다. 그런다음, 상기 트렌치(54) 표면 상에 제1절연막으로서 30∼300Å 두께로 측벽산화막(55)을 형성한 후, 상기 측벽산화막(55)을 포함한 기판 전면 상에 20∼150Å 두께로 선형질화막(56)을 형성한다.
도 5b를 참조하면, 트렌치(54)를 매립하도록 선형질화막(56) 상에 제2절연막으로서 2500∼6000Å 두께로 매립산화막(57)을 형성한다. 여기서, 상기 매립산화막(57)으로서는 트렌치 매립 특성이 우수한 HDP-CVD 공정에 의한 산화막(이하, HDP-산화막), O3-TEOS 산화막 또는 SOG막 중에서 어느 하나를 이용한다.
다음으로, 패드질화막이 노출될 때까지 상기 매립산화막(57)을 화학적기계연마(Chemical Mechanical Polishing; 이하, CMP)한다. 그런다음, 상기 패드질화막과 패드산화막을 차례로 제거하고, 이를 통해, 상기 매립산화막(57)이 차례로 선형질화막(56)과 측벽산화막(55)에 의해 감싸진 형태의 트렌치형의 소자분리막(58)를 형성한다.
도 5c를 참조하면, 소자분리막(58)을 포함한 실리콘기판(51)의 전면 상에 산화막(59)과 폴리실리콘막(60)을 차례로 형성한 후, 공지의 공정에 따라 상기 폴리실리콘막(60)과 산화막(59)을 패터닝하여 상기 소자분리막(58)에 의해 한정된 기판 액티브영역에서의 채널 예정 영역을 노출시키는 제2식각마스크(61)를 형성한다. 이때, 상기 제2식각마스크(61)는 기판 액티브영역에서의 채널 예정 영역은 물론 게이트가 놓여질 소자분리막 부분을 함께 노출시키는 형태, 즉, 라인 형태의 오픈 영역을 갖도록 형성된다. 따라서, 우측 도면에서는 산화막(59)과 폴리실리콘막(60)이 모두 제거된 형태가 된다.
다음으로, 제2식각마스크(61)를 이용해서 노출된 기판 채널 예정 영역을 식각하고, 이를 통해, 소정 깊이의 홈(62)을 형성한다. 이때, 상기 홈(62)은 트렌치(54) 보다 얕은 깊이, 예컨데, 트렌치 보다 200Å 이상 얕은 깊이를 갖도록 형성한다. 보다 구체적으로, 상기 홈(62)은 트렌치(54) 깊이의 1/2∼4/5 깊이를 갖도록 형성한다.
도 5d를 참조하면, 상기 기판 결과물에 대해 HF 또는 BOE와 같은 산화막 제거용 식각액을 이용한 1차 습식식각을 진행하고, 이를 통해, 소자분리막(58)에서의 매립산화막(57)의 측면을 감싸고 있는 측벽산화막 부분의 일부를 제거한다. 여기서, 상기 산화막 제거용 식각액을 이용한 1차 습식식각은 매립산화막(57) 측면에서의 측벽산화막(55)의 잔류량이 홈(62) 보다 더 낮게 되도록, 예컨데, 홈(62)의 저면 보다 100∼1000Å 낮게 되도록 수행함이 바람직하다.
한편, 상기 1차 습식식각이 진행되는 동안, 식각마스크 패턴(61)에 의해 가려지지 않은 매립산화막 부분, 즉, 우측 도면에서의 매립산화막 표면의 일부 두께, 예컨데, 100∼500Å 정도가 함께 제거된다.
계속해서, 1차 습식식각이 이루어진 기판 결과물에 대해 H3PO4와 같은 질화막 제거용 식각액을 이용한 2차 습식식각을 진행하고, 이를 통해, 측벽산화막(55)과 마찬가지로 소자분리막(58)에서의 매립산화막(57)의 측면을 감싸고 있는 선형질화막 부분의 일부를 제거한다. 여기서, 상기 질화막 제거용 식각액을 이용한 2차 습식식각은 매립산화막(57) 측면에서의 선형질화막(56)의 잔류량이 홈(62) 보다 더 낮게 되도록, 예컨데, 상기 측벽산화막(55)과 유사하게 홈(62)의 저면 보다 100∼1000Å 낮게 되도록 수행함이 바람직하다.
도 5e를 참조하면, 1차 및 2차 습식식각이 이루어진 기판 결과물에 대해 실리콘 식각공정을 진행하고, 이를 통해, 홈(62) 저면 양측의 돌기를 둔화시킨다. 여기서, 상기 홈(62) 저면 양측의 돌기를 둔화시키는 것은 뾰족한 실리콘 돌기가 존재할 경우, 전기장의 집중으로 인해 트랜지스터의 문턱전압이 낮아지는 현상이 발생될 수 있는 바, 이를 억제시키기 위함이다.
한편, 상기 실리콘 식각이 진행되는 동안, 제2식각마스크에서의 폴리실리콘막이 함께 제거되며, 따라서, 이를 제거하기 위한 별도의 식각공정은 필요치않다.
도 5f를 참조하면, 잔류된 제2식각마스크에서의 산화막을 제거한 후, 상기 단계까지의 기판 결과물 상에 게이트절연막(63)과 게이트도전막(64)을 차례로 형성한다. 이때, 상기 게이트절연막(63)으로서는 Si, Hf 또는 Al 중의 어느 하나의 산화막으로 형성하거나, 또는, 질화막으로 형성한다. 그리고, 상기 게이트도전막(64)으로서는 폴리실리콘막, 텅스텐막, 텅스텐실리사이드막, 티타늄질화막 또는 텅스텐질화막 중에서 어느 하나 이상으로 형성한다.
다음으로, 상기 게이트도전막(64)과 게이트절연막(63)을 식각하여 홈(62) 상에 리세스 게이트(65)를 형성한다. 그런다음, 기판 결과물에 대해 소오스/드레인 이온주입을 수행하여 상기 리세스 게이트(65) 양측의 기판 표면 내에 접합영역(66)을 형성하고, 이 결과로서, 본 발명에 따른 트랜지스터의 제조를 완성한다.
여기서, 상기한 바와 같이, 본 발명은 홈(62)의 형성후에 1차 및 2차 습식식 각을 수행하여 상기 홈(62)에 의해 노출된 측벽산화막 부분 및 그 내측의 선형질화막 부분을 제거하여 상기 막들(55, 56)의 잔류량이 상기 홈(62) 보다 100∼1000Å 정도 낮게 되도록 만듦으로써, 이러한 홈(62) 및 식각된 측벽산화막(55) 및 선형질화막(56) 상에 형성된 리세스 게이트(65)는 3차원적인 형상을 갖게 된다.
따라서, 본 발명의 트랜지스터는 측벽산화막(55) 및 선형질화막(56) 상에 형성되는 리세스 게이트(65)만큼의 채널 길이 및 폭이 증가되는 바, 트랜지스터의 문턱전압을 증가시킬 수 있음은 물론 구동전류 또한 증가시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 1차 및 2차 습식식각을 순차 진행하여 매립산화막 측면의 측벽산화막 및 선형질화막 모두를 제거하였지만, 본 발명의 다른 실시예로서 산화막 제거용 식각액을 이용한 1차 습식식각만을 수행하여 측벽산화막만을 선택적으로 제거하는 것도 가능하다.
이 실시예의 경우에도 리세스 게이트가 측벽산화막 상에 형성되도록 하는 것에 의해 상기 리세스 게이트가 3차원 구조를 갖도록 만들 수 있으며, 따라서, 전술한 실시예와 마찬가지로 증가된 채널 길이 및 폭을 갖는 트랜지스터를 구현할 수 있는 바, 트랜지스터의 문턱전압을 증가시킬 수 있음은 물론 구동전류 또한 증가시킬 수 있다.
또한, 전술한 본 발명의 실시예에서는 제1절연막으로서 측벽산화막과 선형질화막의 적층막을 적용하였지만, 본 발명의 또 다른 실시예로서 상기 측벽산화막의 형성없이 선형질화막만을 형성할 수 있다. 이 경우, 전술한 본 발명의 실시예와는 달리 상기 제1절연막인 선형질화막은 100∼600Å 두께로 형성함이 바람직하며, 상 기 선형질화막으로 이루어진 제1절연막의 습식식각시 매립산화막 표면의 식각은 거의 일어나지 않는다. 그리고, 측벽산화막을 제거하기 위한 습식식각은 생략된다.
이 실시예서도 마찬가지로, 선형질화막 상에 형성되는 리세스 게이트만큼의 채널 길이 및 폭의 증가를 얻을 수 있으며, 따라서, 트랜지스터의 문턱전압 및 구동전류 모두를 증가시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 실리콘기판의 식각과 측벽산화막 및 선형질화막의 식각을 통해 3차원적으로 트랜지스터의 채널 길이 및 폭을 증가시킴으로써 트랜지스터의 문턱전압을 효과적으로 증가시킬 수 있음은 물론 구동전류 또한 현저하게 높일 수 있다.
또한, 본 발명은 증가된 채널 길이 및 폭을 갖는 트랜지스터를 디램에 적용할 수 있으므로, 트랜지스터의 문턱전압이 충분히 높아져 상기 문턱전압을 높이기 위한 이온주입 도우즈를 감소시킬 수 있으며, 이에 따라, 접합누설전류를 감소시킬 수 있어서 데이터 저장시간을 연장시킬 수 있다.
게다가, 본 발명은 트랜지스터의 구동전류를 증가시킬 수 있으므로, 소자의 동작속도를 증가시킬 수 있다.

Claims (49)

  1. 액티브영역 및 소자분리영역을 가지며, 상기 액티브영역의 채널 예정 영역에 홈이 형성된 실리콘기판;
    상기 실리콘기판의 소자분리영역에 형성되며, 트렌치와 상기 트렌치의 저면 및 측면 하단부를 감싸도록 형성된 제1절연막과 상기 제1절연막 상에 트렌치를 매립하는 형태로 형성된 제2절연막으로 구성된 트렌치형의 소자분리막;
    상기 홈 상에 형성된 리세스 게이트; 및
    상기 리세스 게이트 양측의 기판 액티브영역 표면 내에 형성된 접합영역;을 포함하며,
    상기 홈은 트렌치 보다 얕은 깊이로 형성되고, 상기 제1절연막은 끝단이 상기 홈 보다 낮은 트렌치 측면 하단부에 배치되게 형성되며, 상기 리세스 게이트는 홈 및 제1절연막 상에 형성되어 상기 제1절연막 상에 형성된 부분 만큼 증가된 채널 길이 및 폭을 갖는 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 트렌치는 2000∼3500Å 깊이로 형성된 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서, 상기 제1절연막은 질화막으로 이루어진 것을 특징으로 하는 트랜지스터.
  4. 제 3 항에 있어서, 상기 질화막은 100∼600Å 두께로 형성된 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서, 상기 제1절연막은 산화막과 질화막의 적층막으로 이루어진 것을 특징으로 하는 트랜지스터.
  6. 제 5 항에 있어서, 상기 산화막은 30∼300Å 두께로 형성되고, 상기 질화막은 20∼150Å 두께로 형성된 것을 특징으로 하는 트랜지스터.
  7. 제 1 항에 있어서, 상기 제2절연막은 산화막으로 이루어진 것을 특징으로 하는 트랜지스터.
  8. 제 1 항에 있어서, 상기 홈은 트렌치 보다 200Å 이상 얕은 깊이를 갖도록 형성된 것을 특징으로 하는 트랜지스터.
  9. 제 1 항에 있어서, 상기 홈은 트렌치 깊이에 대해 1/2∼4/5 깊이를 갖도록 형성된 것을 특징으로 하는 트랜지스터.
  10. 제 1 항에 있어서, 상기 제1절연막은 홈 저면 보다 100∼1000Å 낮게 되도록 형성 된 것을 특징으로 하는 트랜지스터.
  11. 소자분리영역 및 액티브영역을 갖는 실리콘기판 상에 상기 소자분리영역을 노출시키는 제1식각마스크를 형성하는 단계;
    상기 노출된 기판 소자분리영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면 및 제1식각마스크 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 트렌치를 매립하도록 제2절연막을 형성하는 단계;
    상기 제1식각마스크가 노출될때까지 제2절연막과 제1절연막을 CMP하는 단계;
    상기 제1식각마스크를 제거하여 기판 소자분리영역에 트렌치형의 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 실리콘기판의 전면 상에 기판 액티브영역의 채널 예정 영역을 노출시키는 제2식각마스크를 형성하는 단계;
    상기 노출된 기판 액티브영역의 채널 예정 영역을 식각하여 트렌치 보다 얕은 깊이로 홈을 형성하는 단계;
    상기 기판 결과물에 대해 습식식각을 진행하여 잔류량이 홈의 저면 보다 낮게 되게 상기 홈에 의해 노출된 소자분리막에서의 제2절연막 측면의 제1절연막 부분을 제거하는 단계;
    상기 홈 상에 리세스 게이트를 형성하는 단계; 및
    상기 리세스 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  12. 제 11 항에 있어서, 상기 제1식각마스크는 산화막과 질화막의 적층막으로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  13. 제 11 항에 있어서, 상기 트렌치는 2000∼3500Å 깊이로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  14. 제 11 항에 있어서, 상기 제1절연막은 질화막으로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  15. 제 14 항에 있어서, 상기 질화막은 100∼600Å 두께로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  16. 제 14 항에 있어서, 상기 질화막으로 이루어진 제1절연막의 습식식각을 통한 제거는 질화막 제거용 식각액을 이용하여 수행하는 것을 특징으로 하는 트랜지스터 제조방법.
  17. 제 11 항에 있어서, 상기 제2절연막은 산화막으로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  18. 제 17 항에 있어서, 상기 산화막은 트렌치 매립 특성이 우수한 HDP-산화막, O3-TEOS 산화막 및 SOG막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  19. 제 17 항에 있어서, 상기 산화막은 2500∼6000Å 두께로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  20. 제 11 항에 있어서, 상기 제2식각마스크는 산화막과 폴리실리콘막의 적층막으로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  21. 제 11 항에 있어서, 상기 홈은 트렌치 보다 200Å 이상 얕은 깊이를 갖도록 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  22. 제 11 항에 있어서, 상기 홈은 트렌치 깊이에 대해 1/2∼4/5 깊이를 갖도록 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  23. 제 11 항에 있어서, 상기 습식식각을 통한 제1절연막의 제거는 잔류량이 홈 저면 보다 100∼1000Å 낮게 되도록 수행하는 것을 특징으로 하는 트랜지스터 제조방법.
  24. 제 11 항에 있어서, 상기 제2절연막 측면의 제1절연막 부분을 제거하는 단계 후, 그리고, 리세스 게이트를 형성하는 단계 전, 상기 홈 저면 양측의 돌기가 둔화되도록 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  25. 제 24 항에 있어서, 상기 식각 공정의 수행시 상기 제2식각마스크가 제거되는 것을 특징으로 하는 트랜지스터 제조방법.
  26. 제 11 항에 있어서, 상기 리세스 게이트를 형성하는 단계는, 상기 홈을 포함한 기판 전면 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 및 상기 홈 상에 잔류되게 게이트도전막과 게이트절연막을 식각하는 단계;로 구성되는 것을 특징으로 하는 트랜지스터 제조방법.
  27. 제 26 항에 있어서, 상기 게이트절연막은 Si, Hf 및 Al로 구성된 그룹으로부터 선택되는 어느 하나의 산화막으로 이루어지거나, 또는, 질화막으로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  28. 제 26 항에 있어서, 상기 게이트도전막은
    폴리실리콘막, 텅스텐막, 텅스텐실리사이드막, 티타늄질화막 및 텅스텐질화막으로 구성된 그룹으로부터 선택되는 어느 하나 이상으로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  29. 소자분리영역 및 액티브영역을 갖는 실리콘기판 상에 상기 소자분리영역을 노출시키는 제1식각마스크를 형성하는 단계;
    상기 노출된 기판 소자분리영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면 및 제1식각마스크 상에 제1산화막과 질화막의 적층막으로 이루어진 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 트렌치를 매립하도록 제2산화막으로 이루어진 제2절연막을 형성하는 단계;
    상기 제1식각마스크가 노출될때까지 제2절연막과 제1절연막을 CMP하는 단계;
    상기 제1식각마스크를 제거하여 기판 소자분리영역에 트렌치형의 소자분리막을 형성하는 단계;
    상기 소자분리막을 포함한 실리콘기판의 전면 상에 기판 액티브영역의 채널 예정 영역을 노출시키는 제2식각마스크를 형성하는 단계;
    상기 노출된 기판 액티브영역의 채널 예정 영역을 식각하여 트렌치 보다 얕은 깊이로 홈을 형성하는 단계;
    상기 기판 결과물에 대해 습식식각을 진행하여 잔류량이 홈의 저면 보다 낮게 되게 상기 홈에 의해 노출된 소자분리막에서의 제2절연막 측면의 제1절연막 부분을 제거하는 단계;
    상기 홈 상에 리세스 게이트를 형성하는 단계; 및
    상기 리세스 게이트 양측의 기판 표면 내에 접합영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  30. 제 29 항에 있어서, 상기 제1식각마스크는 산화막과 질화막의 적층막으로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  31. 제 29 항에 있어서, 상기 트렌치는 2000∼3500Å 깊이로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  32. 제 29 항에 있어서, 상기 제1절연막에서의 제1산화막은 30∼300Å 두께로 형성하고, 상기 제1절연막에서의 질화막은 20∼150Å 두께로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  33. 제 29 항에 있어서, 상기 제2절연막 물질인 제2산화막은 트렌치 매립 특성이 우수한 HDP-산화막, O3-TEOS 산화막 및 SOG막으로 구성된 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  34. 제 29 항에 있어서, 상기 제2절연막 물질인 제2산화막은 2500∼6000Å 두께로 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  35. 제 29 항에 있어서, 상기 제2식각마스크는 산화막과 폴리실리콘막의 적층막으로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  36. 제 29 항에 있어서, 상기 홈은 트렌치 보다 200Å 이상 얕은 깊이를 갖도록 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  37. 제 29 항에 있어서, 상기 홈은 트렌치 깊이에 대해 1/2∼4/5 깊이를 갖도록 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  38. 제 29 항에 있어서, 상기 습식식각을 통한 제1절연막의 제거는 잔류량이 홈 저면 보다 100∼1000Å 낮게 되도록 수행하는 것을 특징으로 하는 트랜지스터 제조방법.
  39. 제 29 항에 있어서, 상기 습식식각을 통한 제1절연막의 제거는 제1산화막만 선택적으로 제거하는 것을 특징으로 하는 트랜지스터 제조방법.
  40. 제 39 항에 있어서, 상기 습식식각을 통한 제1절연막의 제거는 산화막 제거용 식각액을 이용하여 수행하는 것을 특징으로 하는 트랜지스터 제조방법.
  41. 제 29 항에 있어서, 상기 습식식각을 통한 제1절연막의 제거는 제1산화막과 질화막을 차례로 제거하는 것을 특징으로 하는 트랜지스터 제조방법.
  42. 제 41 항에 있어서, 상기 습식식각을 통한 제1절연막의 제거는, 산화막 제거용 식각액을 이용한 1차 습식식각을 수행하는 단계; 및 질화막 제거용 식각액을 이용한 2차 습식식각을 수행하는 단계;로 구성되는 것을 특징으로 하는 트랜지스터 제조방법.
  43. 제 42 항에 있어서, 상기 산화막 제거용 식각액을 이용한 1차 습식식각의 수행시 제2산화막으로 이루어진 제2절연막의 표면 일부 두께가 제거되는 것을 특징으로 하는 트랜지스터 제조방법.
  44. 제 43 항에 있어서, 상기 제2산화막으로 이루어진 제2절연막은 100∼500Å이 제거되는 것을 특징으로 하는 트랜지스터 제조방법.
  45. 제 29 항에 있어서, 상기 제2절연막 측면의 제1절연막 부분을 제거하는 단계 후, 그리고, 리세스 게이트를 형성하는 단계 전, 상기 홈 저면 양측의 돌기가 둔화되도록 식각 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  46. 제 45 항에 있어서, 상기 식각 공정의 수행시 상기 제2식각마스크가 제거되 는 것을 특징으로 하는 트랜지스터 제조방법.
  47. 제 29 항에 있어서, 상기 리세스 게이트를 형성하는 단계는, 상기 홈을 포함한 기판 전면 상에 게이트절연막과 게이트도전막을 차례로 형성하는 단계; 및 상기 홈 상에 잔류되게 게이트도전막과 게이트절연막을 식각하는 단계;로 구성되는 것을 특징으로 하는 트랜지스터 제조방법.
  48. 제 47 항에 있어서, 상기 게이트절연막은 Si, Hf 및 Al로 구성된 그룹으로부터 선택되는 어느 하나의 산화막으로 이루어지거나, 또는, 질화막으로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
  49. 제 47 항에 있어서, 상기 게이트도전막은 폴리실리콘막, 텅스텐막, 텅스텐실리사이드막, 티타늄질화막 및 텅스텐질화막으로 구성된 그룹으로부터 선택되는 어느 하나 이상으로 이루어진 것을 특징으로 하는 트랜지스터 제조방법.
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