KR100478253B1 - 반도체 소자 형성방법 - Google Patents

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Abstract

트렌치형 채널을 구비한 반도체 소자를 제조하는데 있어서 채널용 트렌치와 소자분리용 트렌치 구조물 사이에 잔류하는 실리콘 기판을 제거하기 위하여 상기 실리콘 기판을 산화시켜 산화막을 형성한 후에 습식 식각 공정으로 제거하는 반도체 소자 제조 방법 및 이를 이용한 반도체 소자에 관한 것이다. 반도체 기판에 소자분리용 트렌치 구조물을 형성하는 단계와 상기 소자분리용 트렌치 구조물 사이에 채널용 트렌치를 형성하는 단계와 상기 채널용 트렌치와 상기 소자분리용 트렌치 사이에 잔류하는 실리콘 기판를 산화시키는 단계와 상기 산화막을 제거하는 단계를 구비하는 것이다. 따라서 채널용 트렌치와 소자분리용 트렌치 구조물 사이에 잔류하는 실리콘 기판을 산화막으로 바꾸어 습식식각 방법으로 제거함으로 장비 구입에 필요한 원가를 절감할 수 있으며 상기 채널용 트렌치의 프로파일을 양호하게 형성함으로 셀 특성을 양호하게 확보하여 신뢰성을 향상시킬 수 있다.

Description

반도체 소자 형성방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 형성방법 및 이를 이용한 반도체 소자를 제공하는 것이다. 보다 구체적으로는 트렌치형 채널을 구비한 반도체 소자를 제조하는데 있어서 소자분리용 트렌치 구조물과 채널용 트렌치 사이의 접하는 부위에 형성된 불필요한 실리콘 기판을 제거하기 위하여 상기 실리콘 기판을 산화시켜 산화막을 형성한 후에 식각 공정으로 제거하는 반도체 소자 제조 방법 및 이를 이용한 반도체 소자에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 소자도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 메모리 소자는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다.
이러한 요구에 부응하여 소자의 집적도, 신뢰성 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되어 왔다. 소자의 고집적화를 위해서는 셀 사이즈의 축소는 필연적이며, 각 셀의 사이즈가 감소함에 따라 기판 상에 형성되는 모든 패턴의 사이즈 및 공정 마진도 감소하게 된다.
이에 따라, 셀 트랜지스터의 채널 길이(channel length)도 적어지게 되었다. 그러나 상기 셀 트랜지스터의 채널 길이가 적어짐으로 셀 트랜지스터의 특성을 열화시키는 누설전류(leakage current) 등이 발생한다.
상기의 누설전류 등의 문제점을 개선하고 견고한 셀 트랜지스터를 확보하기 위하여 채널 길이를 크게 하기 위하여 플래너 형(planner type) 게이트 전극에서 트렌치(trench type) 형 게이트 전극을 선택하게 되었다.
이하에서 상기 트랜치 형의 게이트 전극을 갖는 반도체 소자 제조방법의 예를 설명한다.
도 1a 내지 도 1e는 상기 트랜치 형의 채널을 갖는 반도체 소자 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 구체적으로, 반도체 기판(100) 상에 패드 산화막(pad oxide layer;미도시)을 형성한다. 다음에, 반도체 기판(100)의 소정 영역을 노출시키는 마스크 패턴막 (mask pattern layer;미도시)을 형성한다.
이후에, 사진 식각 공정 등으로 상기 마스크 패턴막을 패터닝하여 상기 마스크 패턴(미도시)을 형성한다.
이후에, 상기 마스크 패턴을 식각 마스크로 이용하여 반도체 기판(100)을 식각한다. 이와 같이 하여 반도체 기판(100)에 트렌치를 형성한다.
바람직하게는 포지티브의 기울기로 상기 소자분리용 트렌치을 형성한다.
다음에, 상기 결과물 상에 사이드 웰 산화막(side wall oxide;미도시)과 라이너 나이트라이드 막(liner nitride layer;미도시)을 형성한다.
상기 소자분리용 트렌치에 산화막(미도시), 라이너 라이트라이드(liner nitride; 미도시), 절연막(미도시)을 형성한 후 평탄화 공정을 진행한 후 하여 사이드 웰 산화막(110), 라이너 나이트라이드(liner nitride;120), 절연막(130)를 구비한 소자분리용 트렌치 구조물(140)을 형성한다.
상기 소자분리용 트렌치 구조물(140)에 의하여 액티브 영역(A)이 정의된다.
다음에, 도 1b를 참조하면, 상기 소자분리용 트렌치 구조물(140) 사이의 액티브 영역(A)에 채널용 트렌치(150)를 형성한다.
구체적으로, 소자분리용 트렌치 구조물(140)이 형성된 반도체 기판 상의 액티브 영역(A)에 채널용 트렌치(150)를 형성하기 위하여 마스크 패턴(mask pattern;미도시)을 형성한다.
상기 마스크 패턴(미도시)을 식각 마스크로 이용하여 반도체 기판(100)을 식각한다.
이와같이 소자분리용 트렌치 구조물(140)이 형성된 반도체 기판 상의 액티브 영역(A)에 채널용 트렌치(150)를 형성한다.
그러나 상기 소자분리용 트렌치 구조물(140)의 포지티브의 기울기에 의하여 상기 채널용 트렌치 식각 시 상기 소자분리용 트렌치 구조물과 상기 채널용 트렌치 사이에 있는 실리콘 기판(B)이 제거되지 않는 형태의 채널용 트렌치(150)를 형성한다.
상기 소자분리용 트렌치 구조물과 채널용 트렌치 사이에 잔류하는 실리콘 기판(B)은 채널 역할을 하게 되어 채널 감소 현상 및 셀 트랜지스터의 특성을 나쁘게 한다.
그러므로 상기 소자분리용 트렌치 구조물과 채널용 트렌치 사이에 잔류하는 실리콘 기판(B)은 제거되어야 한다.
다음에, 도 1c를 참조하면, 구체적으로, 상기 실리콘 기판을 제거하기 위하여 CDE(chemical dry etch) 장비를 사용하여 상기 실리콘 기판을 제거한 후의 채널용 트렌치(160)을 나타낸다.
상기 CDE(chemical dry etch) 장비를 이용하여 식각한 후의 채널용 트렌치(160)를 보여주고 있다.
그러나 상기 실리콘 기판 부분이 대부분 제거되었으나 상기 채널용 트렌지(160)와 상기 소자분리용 트렌치 구조물과 접하는 하단에 잔류하는 상기 실리콘 기판의 첨점(C)이 형성된다.
상기 첨점은 다음에 게이트 산화막이 형성된 후에 게이트 산화막의 열화현상을 유발하여 셀 트랜지스터의 특성을 나쁘게 한다.
다음에, 도 1d를 참조하면, 구체적으로, 상기 채널용 트렌치(160)에 희생 산화막(미도시)을 형성한 후에 제거된 채널용 트렌치(170)을 나타낸다. 상기 채널용 트렌치에 형성되었다가 제거되는 희생 산화막(미도시)은 상기 채널용 트렌치가 형성되는 동안 발생한 손상(damage)이 분포하는 손상층에 형성된 후에 제거되어 상기 손상층을 완화시킨다.
다음에, 도 1e를 참조하면, 상기 희생 산화막이 형성되었다가 제거된 결과물 상에 게이트 산화막(180) 및 게이트 전극(190)을 형성한다.
상기 트랜치 형의 게이트 전극을 갖는 반도체 소자 제조방법의 예에서는 상술한 바와 같이 다음과 같은 문제점을 가지고 있다. 상기 소자분리용 트렌치 구조물의 포지티브의 기울기에 의하여 상기 채널용 트렌치 식각 시 상기 소자분리용 트렌치 구조물 사이에 잔류하는 실리콘 기판(B)을 제거해야 한다.
상기 실리콘 기판(B)을 제거하는데 식각 장비를 사용해야 하는 것과 상기 식각 장비를 사용한 후에 상기 소자분리용 트렌치 구조물과 채널용 트렌치가 접하는 하단에 실리콘 기판의 첨점이 형성되어 게이트 산화막을 열화시키고 결국 셀 특성의 신뢰성을 떨어트린다.
따라서, 본 발명의 목적은 새로운 반도체 소자 형성방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판에 소자분리용 트렌치 구조물을 형성하는 단계와 상기 소자분리용 트렌치 구조물 사이에 채널용 트렌치를 형성하는 단계와 상기 채널용 트렌치와 상기 소자분리용 트렌치 구조물 사이에 잔류하는 실리콘 기판를 산화시키는 단계와 상기 산화막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성 방법을 제공하는 것이다.
또한 본 발명의 다른 목적을 달성하기 위하여, 본 발명은 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계와 상기 소자분리용 트렌치에 측벽산화막, 라이너 나이트라이드막 및 필드 산화막을 형성하는 단계와 상기 결과물을 CMP 방식으로 평탄화하여 소자분리용 트렌치 구조물을 형성하는 단계와 상기 소자분리용 트렌치 구조물 사이에 채널용 트렌치를 형성하는 단계와 상기 채널용 트렌치와 상기 소자분리용 트렌치 구조물 사이에 잔류하는 실리콘 기판를 산화시키는 단계와 상기 산화막을 제거하는 단계와 상기 채널용 트렌치 바닥에 노출된 실리콘 기판 상에 게이트 산화막을 형성하는 단계와 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성 방법을 제공하는 것이다.
이하 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 의한 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 구체적으로, 반도체 기판(200) 상에 패드 산화막(pad oxide layer;미도시)을 형성한다. 다음에, 반도체 기판(200)의 소정 영역을 노출시키는 마스크 패턴막 (mask pattern layer;미도시)을 형성한다. 이때, 상기 마스크 패턴막은 상기 반도체 기판(200)과 높은 식각 선택비를 구현할 수 있는 물질로 형성된다.
예컨대, 반도체 기판(200)의 실리콘 원소와 높은 식각 선택비를 구현할 수 있는 질화 실리콘막(silicon nitride(Si3N4) layer)을 상기 패드 산화막 상에 형성한다. 이후에, 사진 식각 공정 등으로 상기 질화 실리콘막을 패터닝하여 상기 마스크 패턴(미도시)을 형성한다.
이후에, 사진 식각 공정 등으로 상기 질화 실리콘막을 패터닝하여 상기 마스크 패턴을 형성한다.
이후에, 상기 마스크 패턴을 식각 마스크로 이용하여 반도체 기판(200)을 식각한다. 이와 같이 하여 반도체 기판(200)에 트렌치를 형성한다. 이때, 상기 트렌치의 깊이는 필요에 따라 결정되지만, 대략 5000Å 내지 10000Å의 깊이로 형성하는 것이 바람직하다.
다음에, 상기 결과물 상에 사이드 웰 산화막(side wall oxide;미도시)과 라이너 나이트라이드 막(liner nitide layer;미도시)을 형성한다.
상기 사이드 웰 산화막과 라이너 나이트라이드 막은 소자분리용 트렌치에 채워지는 소자분리용 절연막과 반도체 기판(200) 사이의 열팽창 계수 차이에 따른 스트레스의 발생을 억제하고 소자분리용 절연막에서 발생되는 오염물이 다른 부위로 침투되는 것을 방지한다.
다음에, 소자분리용 트렌치를 채우는 절연막(미도시)을 형성한다. 구체적으로, 상기 라이너 나이트라이드 상에 소자 분리용 트렌치를 채우는 절연막을 형성한다.
다음에 상기 절연막을 평탄화하여 사이드 웰 산화막(210), 라이너 나이트라이드(liner nitride;220), 절연막(230)를 구비한 소자분리용 트렌치 구조물(240)을 형성한다. 구체적으로, 평탄화의 방법으로 에치 백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing) 방법을 이용할 수 있다. 바람직하게는 화학 기계적 연마 방법으로 상기 절연막을 평탄화한다.
상기 소자분리용 트렌치 구조물(240)에 의하여 액티브 영역(A)이 정의된다.
다음에, 도 2b를 참조하면, 상기 소자분리용 트렌치 구조물(240) 사이의 채널용 트렌치(250)를 형성한다.
구체적으로, 상기 소자분리용 트렌치 구조물(240)이 형성된 반도체 기판 상의 패드 산화막(pad oxide layer;미도시)을 형성한다. 다음에, 반도체 기판의 소정 영역을 노출시키는 마스크 패턴막 (mask pattern layer;미도시)을 형성한다. 이때, 상기 마스크 패턴(미도시)은 상기 반도체 기판(200)과 비슷한 선택비를 구현할 수 있는 물질로 형성된다. 예컨대, 반도체 기판(200)의 실리콘 원소와 높은 비슷한 선택비를 구현할 수 있는 폴리실리콘을 이용한다.
이때, 폴리실리콘 막은 대략 1500Å의 두께로 형성한다. 이는 식각되어 형성될 트렌치의 깊이 등을 고려하여 결정된다. 이후에, 사진 식각 공정 등으로 상기 폴리실리콘 막을 패터닝하여 상기 마스크 패턴(미도시)을 형성한다.
이후에, 상기 마스크 패턴을 식각 마스크로 이용하여 반도체 기판을 식각한다. 이와 같이 하여 반도체 기판에 채널용 트렌치(250)를 형성한다. 이때, 상기 채널용 트렌치의 깊이는 필요에 따라 결정되지만, 대략 1500Å의 깊이로 형성하는 것이 바람직하다.
그러나 상기 소자분리용 트렌치 구조물과 상기 채널용 트렌치 사이에 잔류하는 실리콘 기판(B)은 차후에 채널 역할을 하게 되어 채널 감소 현상 및 셀 특성을 나쁘게 한다.
그러므로 상기 소자분리용 트렌치 구조물과 채널용 트렌치 사이에 잔류하는 실리콘 기판(A)은 제거되어야 한다.
다음에, 도 2c를 참조하면, 구체적으로, 상기 실리콘 기판(B)를 제거하기 위하여 상기 실리콘을 산화시켜 산화막(260)을 형성한다.
상기 산화막(260)을 형성하는 방법으로는 상기 채널용 트렌치을 산화시키는 산화 공정(oxidation process)을 이용하는 것이 바람직하다. 예컨대, 산소 반응기를 가지는 가스, 예컨대, 산소 가스를 이용한 건식 산화법을 이용하여 노출되는 반도체 기판, 즉, 채널용 트렌치의 실리콘을 산화시켜 산화막을 형성한다.
바람직하게는 산소 반응기에서 800℃ 내지 900℃ 정도의 온도에서 O2, H2O, HCL gas를 사용하여 수행한다.
다음에, 도 2d를 참조하면, 채널용 트렌치에 형성된 산화막(260)을 제거한 후에 형성된 채널용 트렌치(270)을 나타낸다.
구체적으로, 채널용 트렌치에 형성된 산화막(260)을 습식 식각 방법 등을 이용하여 제거한다. 예컨대, 버퍼드 옥사이드 에천트(buffered oxide etchant) 등과 같은 산화막을 식각할 수 있는 화학 용액을 이용하는 습식 식각 방법으로 상기 산화막(260)을 제거한다.
바람직하게는, 상기 습식 식각 방법으로 SC1 및 HF를 사용하여 수행한다.
이로써 상기 소자분리용 트렌치 구조물과 상기 채널용 트렌치 사이에 잔류하는 실리콘 기판을 제거하여 셀 특성을 향상시킨 반도체 소자를 형성하는 방법을 제공하는 것이다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 의한 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
본 발명의 제2 실시예는 상기 본 발명의 제1 실시예를 이용하여 트렌치형 게이트 전극을 형성하는 방법을 자세히 설명한다.
도 3a를 참조하면, 구체적으로, 반도체 기판(300) 상에 패드 산화막(pad oxide layer;미도시)을 형성한다. 다음에, 반도체 기판(300)의 소정 영역을 노출시키는 마스크 패턴막 (mask pattern layer;미도시)을 형성한다. 이때, 상기 마스크 패턴막은 상기 반도체 기판(300)과 높은 식각 선택비를 구현할 수 있는 물질로 형성된다.
예컨대, 반도체 기판의 실리콘 원소와 높은 식각 선택비를 구현할 수 있는 질화 실리콘막(silicon nitride(Si3N4) layer)을 상기 패드 산화막 상에 형성한다. 이때, 질화 실리콘막은 대략 500Å 내지 2500Å의 두께로 형성한다. 이는 식각되어 형성될 트렌치의 깊이 등을 고려하여 결정된다. 이후에, 사진 식각 공정 등으로 상기 질화 실리콘막을 패터닝하여 상기 마스크 패턴(미도시)을 형성한다.
이후에, 상기 마스크 패턴을 식각 마스크로 이용하여 반도체 기판을 식각한다. 이와 같이 하여 반도체 기판에 소자분리용 트렌치를 형성한다. 이때, 상기 소자분리용 트렌치의 깊이는 필요에 따라 결정되지만, 대략 5000Å 내지 10000Å의 깊이로 형성하는 것이 바람직하다.
바람직하게는 다음에 상기 트렌치를 매몰할 때 보이드 형성을 방지하기 위하여 포지티브 기울기로 상기 소자분리용 트렌치가 형성되는 것이 바람직하다.
더욱 바람직하게는 87°정도의 포지티브의 기울기를 가진다.
다음에, 상기 결과물 상에 사이드 웰 산화막(미도시)과 라이너 나이트라이드 막(liner nitide layer;미도시)을 형성한다.
상기 사이드 웰 산화막과 라이너 나이트라이드 막은 소자분리용 트렌치에 채워지는 소자분리용 절연막과 반도체 기판 사이의 열팽창 계수 차이에 따른 스트레스의 발생을 억제하고 소자분리용 절연막에서 발생되는 오염물이 다른 부위로 침투되는 것을 방지한다.
상기 사이드 웰 산화막의 두께는 바람직하게는 120Å이다.
상기 라이너 나이트라이드막은 LPCVD(low pressure chemical vapor deposition) 방식을 이용하여 상기 사이드 웰 산화막 상에 40Å 내지 60Å을 증착한다.
다음에, 소자분리용 트렌치를 채우는 절연막(미도시)을 형성한다. 구체적으로, 상기 라이너 나이트라이드 상에 소자 분리용 트렌치를 채우는 절연막(미도시)을 형성한다. 이때, 상기 절연막으로는 갭 채움 특성이 우수한 절연 물질을 이용한다. 예컨대, USG(undoped silicate glass), BPSG(borophospho silicate glass) 등과 같은 절연 물질을 이용하는 상기 절연막을 형성한다.
다음에 상기 절연막을 평탄화하여 사이드 웰 산화막(310), 라이너 나이트라이드(liner nitride;320), 절연막(330)를 구비한 소자분리용 트렌치 구조물(340)을 형성한다. 구체적으로, 평탄화의 방법으로 에치 백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing) 방법을 이용할 수 있다. 바람직하게는 화학 기계적 연마 방법으로 상기 절연막을 평탄화한다.
상기 소자분리용 트렌치 구조물(340)에 의하여 액티브 영역(A)이 정의된다.
다음에, 도 3b를 참조하면, 상기 소자분리용 트렌치 구조물(340) 사이의 상기 액티브 영역(A)에 채널용 트렌치(350)를 형성한다.
구체적으로, 소자분리용 트렌치 구조물(340)이 형성된 반도체 기판 상에 패드 산화막(pad oxide layer;미도시)을 형성한다. 다음에, 반도체 기판의 소정 영역을 노출시키는 마스크 패턴막 (mask pattern layer;미도시)을 형성한다. 이때, 상기 마스크 패턴(미도시)은 상기 반도체 기판(300)과 비슷한 선택비를 구현할 수 있는 물질로 형성된다. 예컨대, 반도체 기판(300)의 실리콘 원소와 높은 비슷한 선택비를 구현할 수 있는 폴리실리콘을 이용한다.
이때, 폴리실리콘 막은 대략 1500Å의 두께로 형성한다. 이는 식각되어 형성될 트렌치의 깊이 등을 고려하여 결정된다. 이후에, 사진 식각 공정 등으로 상기 폴리실리콘 막을 패터닝하여 상기 마스크 패턴(미도시)을 형성한다.
이후에, 상기 마스크 패턴을 식각 마스크로 이용하여 반도체 기판을 식각한다. 이와 같이 하여 반도체 기판에 채널용 트렌치(350)를 형성한다. 이때, 상기 채널용 트렌치의 깊이는 필요에 따라 결정되지만, 대략 1500Å의 깊이로 형성하는 것이 바람직하다.
그러나 상기 소자분리용 트렌치 구조물(340)의 포지티브의 기울기에 의하여 상기 채널용 트렌치 식각 시 상기 소자분리용 트렌치 구조물과 상기 채널용 트렌치 사이에 있는 실리콘 기판(B)이 제거되지 않는 형태의 채널용 트렌치(350)를 형성한다.
상기 소자분리용 트렌치 구조물과 채널용 트렌치 사이에 잔류하는 실리콘 기판은 채널 역할을 하게 되어 채널 감소 현상 및 셀 트랜지스터의 특성을 나쁘게 한다.
그러므로 상기 소자분리용 트렌치 구조물과 채널용 트렌치 사이에 잔류하는 실리콘 기판은 제거되어야 한다.
다음에, 도 3c를 참조하면, 구체적으로, 상기 실리콘 기판를 제거하기 위하여 상기 실리콘 기판을 산화시켜 산화막(360)을 형성한다.
상기 산화막(360)을 형성하는 방법으로는 상기 채널용 트렌치을 산화시키는 산화 공정(oxidation process)을 이용하는 것이 바람직하다. 예컨대, 산소 반응기를 가지는 가스, 예컨대, 산소 가스를 이용한 건식 산화법을 이용하여 노출되는 반도체 기판(300), 즉, 채널용 트렌치의 실리콘을 산화시켜 산화막을 형성한다.
바람직하게는 산소반응기에서 800℃ 내지 900℃ 정도의 온도에서 O2, H2O 및 HCL gas를 사용하는 공정조건을 수행한다.
특히 산화시켜야 할 상기 실리콘 기판의 두께는 아래에 설명한다.
도 4는 산화시켜야 할 상기 실리콘 기판(B)의 확대도이다.
상기 소자분리용 트렌치 구조물(340)이 87°의 포지티브 기울기로 형성되어 있으면서 상기 소자분리용 트렌치 구조물 사이에 형성되는 상기 채널용 트렌치(350)의 깊이가 1500Å이므로 산화시켜야 할 상기 실리콘 기판(B)의 최대두께는 계산 공식인 1500Å/tan87°에 의하여 79Å이다.
그러나 상기 소자분리용 트렌치 구조물과 상기 채널용 트렌치을 형성하는 공정 진행 중에 발생하는 각각의 트렌치의 기울기 산포를 고려할 때 산화시켜야 할 상기 실리콘 기판의 최대 두께는 대략 150Å 정도가 된다.
그러므로 상기 실리콘 기판 150Å 이상을 산화막으로 변경하는 산화막 성장 조건으로 설정한다.
또한 상기 산화막 형성시 상기 산소가 상기 사이드 웰 산화막과 상기 라이너 나이트라이드막을 통과하여 상기 절연막에 침투하지 못하도록 상기 라이너 나이트라이드막의 최소 두께를 제시하고자 한다.
도 5는 상기 라이너 나이트라이드 막의 내 산화성을 평가한 그래프이다.
상기 평가는 테스트 웨이퍼(test wafer) 들에서 수행하였다.
X축은 상기 테스트 웨이퍼 들의 기판 상에 상기 사이드 웰 산화막을 고려하여 동일한 조건으로 산화막 120Å을 증착하였다.
상기 산화막 상에 라이너 나이트라이드막을 종류별로 형성한 후에 측정한 두께들이다.
Y축은 상기 산화막과 상기 라이너 나이트라이드막이 형성된 테스트 웨이퍼 들을 산소 반응기에서 900℃에서 O2, H2O, HCL gas를 사용하여 산화막 170Å 증착 조건으로 진행된 후의 상기 테스트 웨이퍼 들에서 산화막 120Å의 성장 두께를 측정한 결과이다.
상기 그래프에서 설명하듯이, 상기 산화막 120Å 상에 형성된 상기 라이너 나이트라이드막의 두께가 25Å 이상부터 상기 테스트 웨이퍼 들의 기판 상에 증착된 초기 산화막의 두께 120Å(점선)에 비교하여 상기 산화막 120Å의 성장 두께에 변화가 없는 것으로 판단된다.
그러므로 900℃로 산화막 170Å 증착 조건에서는 최소한 상기 라이너 나이트라이드막의 두께가 25Å 이상은 성장되어야 함을 보인다.
그러므로 도 3a에서 설명하였듯이, 상기 라이너 나이트라이드 막의 증착 두께인 40Å 내지 60Å은 상기 산화막 형성 조건인 상기 산소 반응기에서 900℃의 온도와 O2, H2O 및 HCL gas를 사용하여 산화막 150Å 성장조건에 적합한 두께임을 나타낸다.
또한 상기 채널용 트렌치에 형성되는 산화막(360)은 상기 채널용 트렌치가 형성되는 동안 발생한 손상(damage)이 분포하는 손상층을 포함하여 형성된다.
다음에, 도 3d를 참조하면, 채널용 트렌치에 형성된 산화막(360)을 제거한 후에 형성된 채널용 트렌치(370)을 나타낸다.
구체적으로, 상기 채널용 트렌치에 형성된 산화막(360)을 습식 식각 방법 등을 이용하여 제거한다. 예컨대, 버퍼드 옥사이드 에천트(buffered oxide etchant) 등과 같은 산화막을 식각할 수 있는 화학 용액을 이용하는 습식 식각 방법으로 상기 산화막(360)을 제거한다. 바람직하게는 상기 습식 식각 방법으로 SC1 및 HF를 사용하여 수행한다.
상기 산화막을 제거하는 공정 조건은 상기 산화막의 최대 두께가 되는 부위 및 상기 산화막과 접하는 사이드 웰 산화막 일부까지 제거되는 조건을 선택하여 수행한다.
상기 식각의 결과로 다음에 채널이 되는 상기 액티브 영역의 실리콘 기판이 라운드(Round) 형상(C)을 이루어 종래 기술에서 발생한 첨점을 개선한다.
또한, 상기 제거된 산화막은 상기 채널용 트렌치 형성시 발생한 손상 부위도 함께 포함되어 제거된다.
다음에, 도 3e를 참조하면, 상기 결과물 상에 게이트 산화막(380)을 형성한다. 상기 게이트 산화막은 산화 공정(oxidation process)을 이용하는 것이 바람직하다. 예컨대, 산소 반응기를 가지는 가스, 예컨대, 산소 가스를 이용한 건식 산화법을 이용하여 노출되는 반도체 기판, 즉, 상기 채널용 트렌치의 실리콘 기판을 산화시켜 산화막을 형성한다.
다음에, 도 3f를 참조하면, 상기 게이트 산화막(380) 상에 게이트 전극(390)을 형성한다.
상기 게이트 전극은 다결정 폴리 실리콘으로 형성할 수 있다.
이로써 본 발명은 상기 소자분리용 트렌치 구조물과 상기 채널용 트렌치 사이에 잔류하는 실리콘 기판을 제거하여 셀 특성을 향상시킨 트렌치형 게이트 전극을 형성하는 방법을 제공하는 것이다.
따라서 본 발명은 채널용 트렌치와 소자분리용 트렌치 구조물 사이에 잔류하는 실리콘 기판을 산화막으로 바꾸어 습식식각 방법으로 제거함으로 장비 구입에 필요한 원가를 절감할 수 있으며 상기 채널용 트렌치의 프로파일(profile)을 양호하게 형성함으로 셀 특성을 양호하게 확보하여 신뢰성을 향상시킬 수 있다.
본 발명에 의하면, 채널용 트렌치와 소자분리용 트렌치 구조물 사이에 잔류하는 실리콘 기판을 산화막으로 바꾸어 습식식각 방법으로 제거함으로 장비 구입에 필요한 원가를 절감할 수 있으며 상기 채널용 트렌치의 프로파일(profile)을 양호하게 형성함으로 셀 특성을 양호하게 확보하여 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 상기 트랜치 형의 채널을 갖는 반도체 소자 형성방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 의한 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 의한 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 4는 산화시켜야 할 실리콘 기판(B)의 확대도이다.
도 5는 상기 라이너 라이트나이드 막의 내 산화성을 평가한 그래프이다.
<주요 도면의 부호에 대한 설명>
100, 200, 300 : 반도체 기판 110, 210, 310 : 사이드 웰 산화막
120, 220, 320 : 라이너 나이트라이드막
130, 230, 330 : 절연막 140, 240, 340 : 소자분리용 트렌치 구조물
150, 160, 170, 250, 270, 350, 370 : 채널용 트렌치
180, 380 : 게이트 산화막 260, 360 : 산화막
190, 390 : 게이트 전극

Claims (13)

  1. 반도체 기판에 소자분리용 트렌치 구조물을 형성하는 단계;
    상기 소자분리용 트렌치 구조물 사이에 채널용 트렌치를 형성하는 단계;
    상기 채널용 트렌치와 상기 소자분리용 트렌치 구조물 사이에 잔류하는 실리콘 기판를 산화시키는 단계; 및
    상기 산화막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성 방법.
  2. 제1항에 있어서, 상기 산화막의 형성이 산소반응기에서 수행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  3. 제1항에 있어서, 상기 산화막의 형성이 800℃~900℃에서 수행하는 것을 특징으로 하는 반도체 소자 형성 방법.
  4. 제1항에 있어서, 상기 산화막의 형성이 O2, H2O 및 HCL 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자 형성 방법.
  5. 제1항에 있어서, 상기 산화막의 제거는 습식 식각으로 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
  6. 제5항에 있어서, 상기 습식 식각은 SC1 또는 HF를 사용하여 수행하는 것을 특징으로 하는 반도체 소자 형성 방법.
  7. 반도체 기판을 식각하여 소자분리용 트렌치를 형성하는 단계;
    상기 소자분리용 트렌치에 측벽산화막, 라이너 나이트라이드막 및 필드 산화막을 형성하는 단계;
    상기 결과물을 CMP 방식으로 평탄화하여 소자분리용 트렌치 구조물을 형성하는 단계;
    상기 소자분리용 트렌치 구조물 사이에 채널용 트렌치를 형성하는 단계;
    상기 채널용 트렌치와 상기 소자분리용 트렌치 구조물 사이에 잔류하는 실리콘 기판를 산화시키는 단계;
    상기 산화막을 제거하는 단계;
    상기 채널용 트렌치 바닥에 노출된 실리콘 기판 상에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상에 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성 방법.
  8. 제7항에 있어서, 상기 산화막은 최대 두께가 150Å 인 것을 특징으로 하는 반도체 소자 형성 방법.
  9. 제7항에 있어서, 상기 산화막의 형성이 산소 반응기에서 수행되는 것을 특징으로 하는 반도체 소자 형성 방법.
  10. 제7에 있어서, 상기 산화막의 형성이 800℃~900℃에서 수행하는 것을 특징으로 하는 반도체 소자 형성 방법.
  11. 제7항에 있어서, 상기 산화막의 형성이 O2, H2O 및 HCL 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자 형성 방법.
  12. 제7항에 있어서, 상기 산화막의 제거는 습식 식각으로 수행하는 것을 특징으로 하는 반도체 소자 형성 방법.
  13. 제12항에 있어서, 상기 습식 식각은 SC1 또는 HF를 사용하여 수행하는 것을 특징으로 하는 반도체 소자 형성 방법.
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