KR20050041554A - 반도체소자의 트랜지스터 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 트랜지스터 및 그 형성방법에 관한 것으로, 반도체소자의 고집적화에 따른 숏채널효과를 개선할 수 있도록 하기 위하여, 패드 산화막 및 패드 질화막이 구비되는 반도체기판에 트렌치를 매립하는 소자분리막을 형성함으로써 활성영역을 정의하되, 상기 활성영역의 장축 끝부분과 이웃하는 게이트 전극이 일정거리 이격되도록 정의하고, 상기 트렌치 상측 측벽을 노출시키도록 상기 소자분리막 상측을 소정두께 식각한 다음, 상기 트렌치 상측 측벽인 활성영역에 채널영역을 형성하고 노출된 라이너질화막 및 트렌치 열산화막을 제거한 다음, 표면에 상기 반도체기판 표면에 게이트산화막을 형성하고 전체표면상부를 평탄화시키는 게이트 전극용 도전층을 형성한 다음, 후속 공정으로 게이트 전극을 형성하고 상기 게이트 전극 사이의 반도체기판을 노출시키는 랜딩 플러그 콘택홀을 형성하는 동시에 상기 게이트 전극 측벽에 절연막 스페이서를 형성한 다음, 상기 랜딩 플러그 콘택홀 저부에 LDD 영역을 형성하고 상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그를 형성하는 공정으로 반도체소자의 고집적화에 충분한 특성을 향상시킬 수 있는 트랜지스터를 제공할 수 있도록 하는 기술이다.
Description
본 발명은 반도체소자의 트랜지스터 및 그 형성방법에 관한 것으로, 특히 100 ㎚ 이하의 디자인 룰(design rule )을 갖는 디램 셀 트랜지스터를 형성하여 디램(DRAM)및 임베디드 디램(embedded DRAM)에 적용할 수 있도록 채널영역의 폭을 증가시키는 기술에 관한 것이다.
디램은 하나의 트랜지스터와 하나의 캐패시터로 구성되며, 상기 트랜지스터는 디자인룰의 감소에 따라 셀 트랜지스터의 채널 길이가 감소하게 되었다.
상기 채널 길이의 감소로 인하여 숏채널효과(short channel effect)가 증가되어 셀 트랜지스터의 특성을 변화시키게 되었다.
도 1 은 상기 제1실시예에 따른 트랜지스터의 레이아웃을 도시한 것으로, 활성영역(200)을 정의하는 소자분리영역(300)을 형성하되, 상기 활성영역(200)의 장축 끝부분이 게이트영역(400)과 만나도록 설계된 것이다.
도 2a 내지 도 2h 는 종래기술의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도로서, 상기 도 2a 내지 도 2g는 상기 도 1의 B-B 절단만을 따라 도시하고 상기 도 2h 는 상기 도 1 의 A-A 절단면을 따라 도시한 것이다.
도 2a를 참조하면, 반도체기판(11)에 웰(도시안됨)을 형성하고 상기 반도체기판(11) 상에 패드 산화막(13) 및 패드 질화막(15)을 각각 일정두께 형성한다.
소자분리마스크(도시안됨)를 이용한 사진식각공정으로 비활성영역 상의 상기 패드 질화막(15), 패드 산화막(13) 및 소정두께의 반도체기판(11)을 식각하여 트렌치(21)를 형성한다.
상기 트렌치(21)의 표면에 트렌치 열산화막(17)을 형성하고 상기 트렌치(21)를 포함한 전체표면상부에 라이너질화막(19)을 형성한다.
도 2b를 참조하면, 상기 트렌치(21)를 매립하는 소자분리막(23)을 전체표면상부에 형성하고 상기 패드 질화막(15)이 노출될 때까지 평탄화식각한다.
이때, 상기 평탄화식각공정은 화학기계연마(chemical mechanical polishing)방법을 이용하여 실시한다.
도 2c를 참조하면, 상기 패드 질화막(15) 및 라이너질화막(19)을 습식방법으로 제거한다. 이때, 상기 습식방법은 인산용액을 이용하여 실시한다.
상기 반도체기판(11)에 웰 및 채널 형성용 이온주입 공정을 실시한다.
도 2d를 참조하면, 상기 패드 산화막(13)을 습식방법으로 제거하고 상기 노출된 반도체기판(11) 표면인 활성영역에 게이트산화막(25)을 형성한다.
상기 게이트산화막(25) 상에 게이트 전극용 폴리실리콘층(27), 장벽금속층(29), 금속층(31) 및 하드마스크층(33)을 순차적으로 형성한다.
이때, 상기 장벽금속층(29)은 WN 으로 형성하고, 상기 금속층(31)은 W 으로 형성하며, 상기 하드마스크층(33)은 질화막으로 형성한다.
도 2e를 참조하면, 게이트 전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 하드마스크층(33), 금속층(31), 장벽금속층(29) 및 게이트 전극용 폴리실리콘층(27)을 순차적으로 식각하여 게이트 전극을 형성한다.
상기 게이트 전극용 폴리실리콘층(27)의 표면에만 선택적으로 산화막(35)을 형성한다.
상기 게이트 전극을 포함한 전체표면상부에 질화막(37)을 일정두께 형성한다.
전체표면상부에 하부절연층(39)을 형성한다. 이때, 상기 하부절연층(39)은 BPSG(boron phosphorus silicate glass) 와 같이 유동성이 우수한 절연 산화물질로 형성한다.
상기 질화막(37)을 식각장벽으로 사용하는 CMP 공정을 이용하여 상기 질화막(37)을 노출시키는 평탄화된 하부절연층(39)을 형성한다.
도 2f를 참조하면, 랜딩 플러그 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(39) 및 질화막(37)을 이방성식각함으로써 자기정렬적인 랜딩 플러그 콘택홀(41)을 형성한다.
이때, 상기 질화막(37)은 상기 랜딩 플러그 콘택홀(41) 내측의 게이트 전극 측벽에 스페이서 형태로 형성된다.
그 다음, 상기 랜딩 플러그 콘택홀(41)의 저부에 LDD 이온주입공정과 할로이온주입공정을 실시한다.
도 2g를 참조하면, 상기 랜딩 플러그 콘택홀(41)을 매립하는 랜딩 플러그 폴리실리콘(도시안됨)을 전체표면상부에 형성하고 상기 하드마스크층(33)을 노출시키는 평탄화식각공정으로 랜딩 플러그 폴리실리콘을 평탄화 식각하여 상기 랜딩 플러그 콘택홀(41)을 매립하는 격리된 구조의 랜딩 플러그(43)를 형성한다.
도 2h 는 상기 도 2g의 A-A 절단면을 따라 도시한 단면도이고, 상기 도 1g 는 상기 도 2h 의 B-B 절단면을 따라 도시한 단면도이다.
상기한 바와 같이 종래기술의 제1실시예는 디자인룰 감소에 따른 채널 길이 감소로 인하여 숏채널효과가 증가하고 이를 개선하기 위하여 채널의 불순물 농도를 증가시키게 되었다. 그러나, 불순물 농도의 증가는 전계를 증가시키고 이는 누설전류를 증가시켜 디램의 리프레쉬 타임(refresh time )을 감소시키게 되어 더 이상의 불순물 농도 증가를 어렵게 한다.
또한, 디자인룰의 감소에 따라 채널폭이 감소하게 되어 전류 구동력이 저하되고, 셀 트랜지스터의 소오스/드레인 전극인 랜딩 플러그 폴리실리콘과 기판 표면의 접속면적이 감소하게 되어 저항이 증가하게 되므로 구동전류가 더욱 감소하게 되는 문제점이 있다.
도 3 은 상기 제2실시예에 따른 트랜지스터의 레이아웃도로서, 에스.오.아이.(silicon on insulator, SOI)웨이퍼를 이용하여 형성하는 핀형 전계효과 트랜지스터를 도시한 것이다.
상기 도 3 은 소오스/드레인 영역(500) 사이를 연결하는 실리콘핀 영역(600)을 채널로 사용하고 상기 소오스/드레인 영역(500) 사이의 실리콘핀 영역(600) 상부로 게이트 전극 영역(700)이 설계된 것이다.
도 4a 내지 도 4f 는 종래기술의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도로서, 상기 도 4a 내지 도 4e는 상기 도 3의 B-B 절단만을 따라 도시하고 상기 도 4f 는 상기 도 3 의 A-A 절단면을 따라 도시한 것이다.
도 4a를 참조하면, 반도체기판(51) 상에 매립산화막(53) 및 실리콘바디(55)가 적층되어 있는 SOI 웨이퍼를 사용하여, 상기 실리콘바디(55) 상에 제1질화막(57) 및 제1산화막(59)을 형성한다.
상기 제1산화막(59) 상에 감광막패턴(도시안됨)을 형성한다.
이때, 상기 감광막패턴은 소자분리 마스크를 이용한 노광 및 현상 공정으로 형성한 것이다.
그 다음, 상기 감광막패턴을 마스크로 하여 상기 제1산화막(59) 및 제1질화막(57)을 식각하여 제1산화막(59)패턴 및 제1질화막(57)패턴을 형성한다.
도 4b를 참조하면, 상기 제1산화막(59)패턴을 마스크로 하여 상기 실리콘바디(55)를 식각하여 실리콘핀(Si-fin)(61)을 500 Å 두께로 형성한다.
상기 실리콘핀(61)은 후속 공정으로 완성되는 트랜지스터의 채널 역할을 한다.
도 4c를 참조하면, 전체표면상부에 폴리실리콘층(63)을 4000 Å 두께로 형성하고 그 상부에 제2산화막(65)을 형성한다.
이때, 상기 폴리실리콘층(63)은 후속 공정으로 형성될 트랜지스터의 소오스/드레인 접합영역으로 사용된다.
도 4d를 참조하면, 소오스/드레인 영역을 형성할 수 있는 활성영역 마스크(도시안됨)를 이용한 사진식각공정으로 상기 제2산화막(65) 및 폴리실리콘층(63)의 적층구조를 식각하여 상기 제1산화막(59)의 중앙부분을 노출시키는 동시에 상기 폴리실리콘층(63)으로 형성되는 소오스/드레인 영역을 형성한다.
상기 폴리실리콘층(63) 상에 제2산화막(65)이 적층된 구조 측벽에 제3산화막 스페이서(67)를 형성한다.
이때, 상기 제3산화막 스페이서(67)는 전체표면상부에 제3산화막을 증착하고 이를 이방성식각하여 형성한다.
상기 이방성식각공정시 과도식각을 수반하여 상기 제1산화막(59) 및 제1질화막(57)을 식각하여 상기 제3산화막 스페이서(67) 사이로 상기 실리콘핀(61)을 노출시키는 홈(69)을 형성하는 동시에 상기 소정두께의 매립산화막(53)을 식각한다.
도 4e를 참조하면, 상기 소오스/드레인 영역 사이의 홈(69) 저부에 게이트산화막(71)을 형성한다.
상기 게이트산화막(71) 상의 상기 홈(69)을 매립하는 게이트 전극(73)을 형성한다.
이때, 상기 게이트 전극(73)은 다결정의 SiGe 로 형성한다.
도 4f 는 상기 도 4e 의 A-A 절단면을 따라 도시한 것이고, 상기 도 4e 는 상기 도 4f 의 B-B 절단면을 따라 도시한 것이다.
상기 도 4f 는 채널로 사용되는 실리콘핀(61)의 상부 및 측면을 도포하는 형태로 게이트산화막(71)이 구비되고, 상기 게이트산화막(71)의 상부 및 측면을 도포하는 형태로 게이트 전극(73)이 구비된 트랜지스터를 제공한다.
상기한 바와 같이 종래기술의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법은, SOI 웨이퍼를 사용하여 웨이퍼 비용이 증가되고, 디램을 형성할 때 리프레쉬 타임이 감소되어 소자의 특성이 열화되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, SOI 기판에서와 같이 숏채널효과 특성을 개선하고 전류 구동력을 증가시킬 수 있는 트랜지스터를 단결정 실리콘기판 상에 구현할 수 있도록 하여 메모리 소자의 리프레쉬 특성 열화없이 트랜지스터를 제공할 수 있도록 하는 반도체소자의 트랜지스터 및 그 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터는,
반도체기판에 구비되는 트렌치형 소자분리막과,
상기 소자분리막에 의하여 정의된 돌출된 I 형 활성영역;
상기 활성영역의 4개의 측벽에 위치한 게이트산화막;
상기 활성영역과 수직으로 교차하며 상부가 평탄하게 구비되고, 측면과 이웃하는 활성영역이 일정거리 이격되어 구비되는 게이트 전극;
상기 활성영역의 상측과 게이트전극의 계면에 위치한 패드절연막;
상기 게이트 전극 간의 활성영역에 위치한 소오스/드레인 영역; 및
상기 소오스/드레인 영역 간의 I형 활성영역 장축 측벽인 상기 게이트전극과 I형 활성영역의 계면에 구비되는 채널 영역을 포함하는 것과,
상기 소자분리막은 트렌치 표면과의 계면에 열산화막 및 라이너질화막이 구비되는 것과,
상기 패드절연막은 패드산화막과 패드질화막의 적층구조로 구비되는 것과,
상기 패드 산화막은 50 ∼ 200 Å 의 두께로 구비되는 것과,
상기 패드 질화막은 100 ∼ 400 Å 의 두께로 구비되는 것과,
상기 게이트 전극은 측벽에 절연막 스페이서가 구비되는 것과,
상기 게이트 전극은 그 상부에 하드마스크층이 구비되는 것과,
상기 게이트산화막은 50 ∼ 100 Å 의 두께로 구비되는 것과,
상기 채널영역은 1016 ∼ 1019/㎤ 도핑농도의 불순물로 구비되는 것을 특징으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
(a) 반도체기판에 I형 활성 영역을 정의하는 트렌치형 소자분리막을 형성하되, 상기 I 형 활성 영역의 장축의 일단과 이웃하는 게이트 전극이 일정거리 이격되도록 형성하는 단계;
(b) 상기 소자분리막 상측을 소정두께 식각하여 상기 소자분리막 상부로 돌출되는 I 형 활성영역인 실리콘핀을 형성하는 단계;
(c) 상기 실리콘핀의 4개 측벽에 불순물을 경사이온주입하여 채널 영역을 형성하는 단계;
(d) 상기 실리콘핀의 4개 측벽에 게이트산화막을 형성하는 단계;
(e) 전체표면상부에 평탄화된 게이트 전극용 도전층을 형성하고 이를 패터닝하여 게이트전극을 형성하는 단계;
(f) 상기 게이트전극 측벽에 절연막 스페이서가 구비되는 랜딩 플러그 콘택홀을 형성하는 단계;
(g) 상기 랜딩 플러그 콘택홀 저부에 불순물을 이온주입하는 단계; 및
(h) 상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그를 형성하는 단계를 포함하는 것과,
상기 (a) 단계는 상기 I 형 활성 영역의 장축의 일단과 이웃하는 게이트 전극이 일정거리 이격되도록 설계된 소자분리마스크를 이용한 사진식각공정으로 실시하는 것과,
상기 (a) 단계의 트렌치형 소자분리막은 상기 트렌치의 내벽에 열산화막 및 라이너 질화막을 형성하는 단계를 더 포함하는 것과,
상기 (c) 단계의 경사이온주입공정은 1016 ∼ 1019/㎤ 도핑농도의 불순물을 이온주입하는 것과,
상기 (d) 단계의 게이트산화막은 50 ∼ 100 Å 의 두께로 형성하는 것과,
상기 (g) 단계는 상기 랜딩 플러그 콘택홀 저부에 LDD 용 불순물을 주입하여 LDD 영역을 형성하는 단계 및 할로 불순물을 이온주입하여 할로 불순물 영역을 형성하는 단계를 포함하는 것과,
상기 (h) 단계의 랜딩 플러그는 상기 실리콘핀으로 불순물을 확산시켜 상기 실리콘핀에 소오스/드레인 영역을 형성하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
(a) 패드산화막 및 패드질화막이 구비되는 반도체기판에 I형 활성 영역을 정의하는 트렌치형 소자분리막을 형성하되, 상기 I 형 활성 영역의 장축의 일단과 이웃하는 게이트 전극이 일정거리 이격되도록 형성하는 단계;
(b) 상기 소자분리막 상측을 소정두께 식각하여 상기 소자분리막 상부로 돌출되는 I 형 활성영역의 실리콘핀을 형성하는 단계;
(c) 상기 실리콘핀의 4개 측벽에 불순물을 경사이온주입하여 채널 영역을 형성하는 단계;
(d) 상기 실리콘핀의 4개 측벽에 게이트산화막을 형성하는 단계;
(e) 전체표면상부에 평탄화된 게이트 전극용 도전층, 하드마스크 질화막 및 하드마스크 산화막을 형성하고 이를 패터닝하여 게이트전극을 형성하는 단계;
(f) 상기 게이트전극 측벽에 절연막 스페이서가 구비되는 랜딩 플러그 콘택홀을 형성하되, 상기 게이트산화막 및 하드마스크 산화막의 측벽에 절연막이 제거되도록 과도식각공정을 수반하는 단계;
(g) 상기 랜딩 플러그 콘택홀 저부에 불순물을 이온주입하는 단계;
(h) 상기 랜딩 플러그 저부의 패드질화막 및 패드산화막을 제거하는 단계; 및
(i) 상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그를 형성하는 단계를 포함하는 것과,
상기 (a) 단계는 상기 I 형 활성 영역의 장축의 일단과 이웃하는 게이트 전극이 일정거리 이격되도록 설계된 소자분리마스크를 이용한 사진식각공정으로 실시하는 것과,
상기 (a) 단계는 반도체기판 상부에 패드 산화막, 패드 질화막 및 CVD 산화막을 적층하는 단계;
소자분리 마스크를 이용한 사진식각공정으로 상기 CVD 산화막을 식각하여 활성영역으로 예정된 영역에 상부에 CVD 산화막 패턴을 형성하는 단계;
상기 CVD 산화막 패턴의 장축의 일단이 이웃하는 게이트 전극으로 예정된 영역과 소정거리 이격되도록 상기 CVD 산화막 패턴의 표면을 식각하는 단계;
상기 CVD 산화막 패턴을 마스크로 상기 패드 질화막, 패드 산화막 및 소정 깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계; 및
상기 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함하는 것과,
상기 (a) 단계는 반도체기판 상에 패드 산화막 및 패드 질화막을 적층하는 단계;
소자분리 마스크를 이용한 사진식각공정으로 상기 패드 질화막을 식각하여 활성영역으로 예정된 영역에 상부에 패드 질화막 패턴을 형성하는 단계;
상기 패드 질화막 패턴의 장축 일단이 이웃하는 게이트 전극으로 예정된 영역과 소정거리 이격되도록 상기 패드 질화막 패턴의 표면을 식각하는 단계;
상기 패드 질화막을 마스크로 하여 상기 패드 산화막 및 소정 깊이의 반도체 기판을 식각해 트렌치를 형성하는 단계; 및
상기 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함하는 것과,
상기 표면 식각공정은 습식방법으로 실시하는 것과,
상기 (a) 단계의 패드 산화막은 50 ∼ 200 Å 의 두께로 형성하는 것과,
상기 (a) 단계의 패드 질화막은 100 ∼ 400 Å 의 두께로 형성하는 것과,
상기 (a) 단계의 트렌치형 소자분리막은 트렌치의 내벽에 열산화막 및 라이너질화막을 형성하는 단계를 포함하는 것과,
상기 (c) 단계의 경사이온주입공정은 1016 ∼ 1019/㎤ 도핑농도의 불순물을 이온주입하는 것과,
상기 (d) 단계의 게이트산화막은 50 ∼ 100 Å 의 두께로 형성하는 것과,
상기 (g) 단계는 상기 랜딩 플러그 콘택홀 저부에 LDD 용 불순물을 주입하여 LDD 영역을 형성하는 단계 및 할로 불순물을 이온주입하여 할로 불순물 영역을 형성하는 단계를 포함하는 것과,
상기 (i) 단계의 랜딩 플러그는 상기 실리콘핀으로 불순물을 확산시켜 상기 실리콘핀에 소오스/드레인 영역을 형성하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 5 는 본 발명에 따른 반도체소자의 레이아웃도이다.
상기 도 5 는 소오스/드레인 접합영역으로 이루어지는 콘택영역(1100)이 포함된 활성영역(800)을 정의하는 소자분리영역(900)을 형성하되, 상기 활성영역(800)의 장축 끝부분이 게이트영역(1000)과 만나지 않도록 활성영역(800)의 장축 길이가 종래기술보다 짧게 설계된 것이다.
이때, 상기 활성영역(800)의 장축길이를 이웃하는 게이트 전극과 만나지 않도록 이격시켜 설계한 것은, 상기 게이트영역(1000)에 구비될 게이트 전극이 돌출된 활성영역(800)인 실리콘핀 형태의 돌출된 활성영역 밑으로 내려가기 때문에 상기 활성영역(800)과 게이트 전극의 접촉으로 인한 절연특성 열화가 발생되는 현상을 방지하기 위한 것이다.
여기서, 상기 활성영역의 길이가 짧아져 상기 콘택영역(1100)에서 활성영역(800)의 돌출된 측벽과 후속 공정으로 형성될 콘택물질과의 접촉 표면적이 증가함으로써 콘택 특성을 향상시킬 수 있다.
도 6 은 본 발명의 실시예에 따른 반도체소자의 트랜지스터를 도시한 사시도로서, 상기 도 5 의 ⓐ 부분을 도시한 것이다. 상기 도 6 은 반도체기판(81)에 실리콘핀(82), 채널영역(97), 소오스/드레인 영역(123), 패드절연막(83,85) 및 게이트 전극(110) 만을 개략적으로 도시한 것이다.
도 6 을 참조하면, 상기 반도체소자는 반도체기판(81) 상에 활성영역인 실리콘핀(82)을 정의할 수 있는 소자분리용 트렌치(도시안됨)가 구비된다.
상기 트렌치를 소정두께만 매립하는 소자분리막(93)보다 상부로 돌출된 실리콘핀(82)이 구비된다.
상기 실리콘핀(82)은 상기 반도체기판(81) 상에 돌출된 구조로 일반적인 "I" 자 형태 활성영역의 장축 길이보다 양측이 짧게 형성되어 장축 길이 방향에 이웃하는 게이트 전극(110)과 일정간격 이격되어 구비된다.
상기 실리콘핀(82)은 측벽에 경사이온주입된 채널영역(97)이 구비된다.
상기 채널영역(97)이 주입된 상기 실리콘핀(82)의 측벽에 게이트산화막(도시안됨)이 구비된다.
상기 실리콘핀(82)은 상측에 위치한 게이트 전극(110)과의 계면에 패드절연막인 패드 산화막(83)과 패드 질화막(85)이 구비되어, 상기 실리콘핀(82)의 상측은 채널영역의 역할을 수행하지 못한다.
상기 반도체소자는, 상기 실리콘핀(82)과 수직하는 방향으로 상기 실리콘핀(82)의 상측 및 측벽 부분을 도포하는 평탄화된 상부면을 갖는 게이트 전극(110)이 구비된다. 이때, 상기 실리콘핀(82)의 측벽이 상기 게이트 전극(110)과 접속되어 채널영역(97)의 폭이 실리콘핀(82) 높이의 두 배에 달하는 채널 폭(125)을 갖게 된다.
상기 게이트 전극(110) 사이의 소오스/드레인 영역(도시안됨) 및 실리콘핀(82)을 노출시키는 랜딩 플러그 콘택홀(도시안됨)이 구비된다.
상기 랜딩 플러그 콘택홀 측벽에 절연막 스페이서(도시안됨)가 구비되고, 상기 랜딩 플러그 콘택홀에 매립되는 랜딩플러그(도시안됨)가 구비된다.
도 7a 내지 도 7h 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도로서, 상기 도 7a 내지 도 7g는 상기 도 5의 B-B 절단면을 따라 도시하고 상기 도 7h 는 상기 도 5 의 A-A 절단면을 따라 도시한 것이다.
도 7a 를 참조하면, 반도체기판(81)에 웰(도시안됨)을 형성하고 상기 반도체기판(81) 상에 패드 산화막(83) 및 패드 질화막(85)을 각각 일정두께 형성한다.
소자분리마스크(도시안됨)를 이용한 사진식각공정으로 비활성영역 상의 상기 패드 질화막(85), 패드 산화막(83) 및 소정두께의 반도체기판(81)을 식각하여 트렌치(87)를 형성한다. 이때, 상기 소자분리마스크는 활성영역의 일반적인 크기보다 장축이 작은 "I" 자 형태의 활성영역을 정의할 수 있도록 설계한 것이다. 예를 들면, 최소 크기의 라인 패턴의 폭을 F라 하면, 장축의 길이를 5F보다 짧게 형성할 수 있는 소자분리마스크이다.
상기 패드 산화막(83)은 50 ∼ 200 Å 두께로 형성하고, 상기 패드 질화막(85)은 100 ∼ 400 Å 두께로 형성한 것이다.
다음에는, 상기 트렌치(87)의 표면에 트렌치 열산화막(89)을 형성하고 상기 트렌치(87)를 포함한 전체표면상부에 라이너질화막(91)을 형성한다. 여기서, 활성영역의 4개의 측면은 상기 트렌치 열산화막(89) 및 라이너질화막(91)에 의해 둘러싸인 형태가 된다.
도 7b를 참조하면, 상기 트렌치(87)를 매립하는 소자분리막(93)을 전체표면상부에 형성하고 상기 패드 질화막(85)이 노출될 때까지 평탄화식각한다.
이때, 상기 평탄화식각공정은 화학기계연마(chemical mechanical polishing)방법을 이용하여 실시한다.
도 7c를 참조하면, 상기 라이너질화막(91) 및 소정두께의 패드 질화막(85)을 습식방법으로 제거한다. 여기서, 활성영역(800)은 반도체기판(81) 상부로 돌출한 실리콘 핀(이하에서 "실리콘핀(82)"이라 함)의 형태가 된다.
다음에, 상기 소자분리막(93)을 소정두께 식각하여 반도체기판(81) 상부로 돌출된 실리콘핀(82)의 4개 측벽에 형성된 상기 라이너질화막(91)을 일정부분 노출시킨다.
그 다음, 상기 실리콘핀(82)의 측벽에 채널불순물(95)을 경사이온주입하여 채널영역(도 6의 "97")을 형성한다.
이때, 상기 경사이온주입공정은 1016 ∼ 1019/㎤ 의 도핑농도로 실시한다.
여기서, 상기 도 7c 의 실리콘핀(82)은, 도 8a 내지 도 8b의 공정 또는 도 9 의 공정과 같은 방법으로 형성할 수도 있다.
도 8a 및 도 8b 를 참조하면, 반도체기판(81) 상부에 패드 산화막(83) 및 패드 질화막(85) 및 활성영역 결정용 CVD 산화막(미도시)을 적층한다.
소자분리 마스크를 이용한 사진식각공정으로 상기 활성영역 결정용 CVD 산화막을 패터닝하여 CVD 산화막 패턴(131)을 형성한 후, CVD 산화막(131)의 표면을 습식식각한다.
이때, 최초에 W1의 폭과 L1 의 길이로 형성된 상기 활성영역 결정용 CVD 산화막(131)의 구조가 W2의 폭과 L2의 길이 구조로 형성된다.
상기 습식식각공정시 습식식각된 영역(133) 만큼 활성영역의 장축 끝부분과 이웃하는 게이트 전극(도시안됨)이 이격된다. 이때, 상기 습식식각공정시 습식식각된 영역(133) 만큼 활성영역의 장축 끝부분과 이웃하는 게이트 전극이 이격된다.
후속 공정으로, 상기 습식식각된 활성영역 결정용 CVD 산화막(131)을 마스크로 하여 트렌치(도시안됨)를 형성함으로써 도 7a 내지 도 7c의 공정으로 실리콘핀(82)을 형성한다.
도 9를 참조하면, 반도체기판(81) 상에 패드 산화막(83) 및 패드 질화막(85)을 증착하고 활성영역마스크를 이용한 사진식각공정으로 상기 패드 질화막(85)패턴을 형성한다.
상기 패드 질화막(85) 패턴 표면을 습식방법을 식각하고 이를 식각마스크로 하여 트렌치를 형성함으로써 도 7a 내지 도 7c의 공정으로 실리콘핀(82)을 형성한다.
이때, 상기 습식식각공정시 습식식각된 영역(86) 만큼 활성영역의 장축 끝부분과 이웃하는 게이트 전극(도시안됨)이 이격된다.
도 7d를 참조하면, 상기 실리콘핀(82)의 형성공정후, 상기 실리콘핀(82)의 측벽으로 노출된 상기 라이너질화막(91) 및 트렌치 열산화막(89)을 제거한다.
상기 라이너질화막(91) 및 트렌치 열산화막(89)이 제거되어 노출된 상기 실리콘핀(82)의 측벽에 게이트산화막(99)을 형성한다.
그 다음, 전체표면상부에 트렌치(87)를 매립하는 게이트 전극용 폴리실리콘층(101)을 형성하고 그 상부에 장벽금속층(103), 금속층(105) 및 하드마스크 질화막(107)/하드마스크 산화막(109) 적층구조의 하드마스크층을 순차적으로 형성한다.
이때, 상기 실리콘핀(82)은 게이트 전극용 폴리실리콘층(101)에 의하여 측벽 및 상부가 둘러 쌓인 형태로 구성된다.
그 다음, 상기 게이트 전극용 폴리실리콘층(101) 상부에 장벽금속층(103), 금속층(105) 및 하드마스크 질화막(107)/하드마스크 산화막(109) 적층구조의 하드마스크층을 적층한다.
도 7e를 참조하면, 게이트 전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 하드마스크층(107,109), 금속층(105), 장벽금속층(103) 및 게이트 전극용 폴리실리콘층(101)을 순차적으로 식각하여 상기 실리콘핀(82)의 장축방향과 수직한 게이트 전극(도 6의 "110")을 형성한다. 이때, 상기 게이트 전극(110)은 상기 게이트 전극용 폴리실리콘층(101) 상부에 장벽금속층(103), 금속층(105) 및 하드마스크 질화막(107)/하드마스크 산화막(109) 적층구조의 하드마스크층으로 적층되어 구비된 것이다.
다음, 상기 게이트 전극의 측벽을 통하여 노출된 폴리실리콘층(101)의 표면에 선택적으로 산화막(111)을 형성한다.
다음, 상기 게이트 전극(110)을 포함한 전체표면상부에 질화막(113)을 일정두께 형성한다.
다음, BPSG(boro phospho silicate glass) 와 같이 유동성이 우수한 절연 산화물질로 전체표면상부를 평탄화시키는 절연막(미도시)을 형성한다.
그리고, CMP 공정을 이용하여 상기 질화막(113)이 노출될 때까지 평탄화 식각하여 하부절연층(115)을 형성한다.
도 7f를 참조하면, 랜딩 플러그 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(115) 및 질화막(113)을 이방성식각함으로써 자기정렬적인 랜딩 플러그 콘택홀(117)을 형성한다.
이때, 상기 질화막(113)을 상기 랜딩 플러그 콘택홀(117) 내측의 게이트 전극(110) 측벽에 스페이서 형태로 식각하되, 상기 하드마스크 산화막(109)의 측벽 및 실리콘핀(82) 측벽의 게이트산화막(99)이 노출되도록 과도식각한다.
그 다음, 상기 랜딩 플러그 콘택홀(117)의 저부에 LDD 불순물 및 할로 불순물(118)을 이온주입한다. 이때, 상기 할로 불순물의 이온주입공정은 실시하지 않을 수도 있다.
도 7g를 참조하면, 상기 질화막(113) 스페이서 사이로 노출되는 상기 반도체기판(81) 표면 상부의 상기 패드 산화막(83)과 상기 패드 산화막(83) 측벽에 구비되는 게이트산화막(99)의 상측을 제거하는 습식식각공정을 실시한다.
다음에는, 상기 랜딩 플러그 콘택홀(117)을 매립하는 랜딩 플러그 폴리실리콘(도시안됨)을 전체표면상부에 형성하고 상기 하드마스크 산화막(109)을 노출되도록 평탄화식각하여 상기 랜딩 플러그 콘택홀(117)을 매립하는 격리된 구조의 랜딩 플러그(121)를 형성한다.
이때, 상기 평탄화식각공정은 CMP 공정 또는 에치백 공정으로 실시할 수 있다.
또한, 상기 랜딩 플러그(121)에 도핑된 불순물이 실리콘핀(82)으로 확산되어 소오스/드레인 영역(123)을 형성한다.
도 7h 는 상기 도 7g의 A-A 절단면을 따라 도시한 단면도이다.
일반적으로, 상기 활성영역의 단축 거리는 일반적으로 채널영역을 나타내지만, 본 발명의 실시예에서는 상기 소자분리막용 산화막(93) 상부로 돌출된 상기 실리콘핀(82) 높이(h)의 두 배(2h) 만큼이 채널 폭(channel width)이 된다.
이로 인하여, 전류 구동력이 증가되고 숏채널효과가 작아지는 장점이 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 트랜지스터 및 그 형성방법은, 디자인 룰 감소에 따른 불순물 농도 증가없이 숏채널효과를 개선하고, 구동전류를 증가시켜 소자의 구동력을 증가시킬 수 있어 트랜지스터의 특성을 향상시킬 수 있도록 하는 효과를 제공한다.
도 1 은 종래기술의 제1실시예에 따른 반도체소자의 레이아웃도.
도 2a 내지 도 2h 는 종래기술의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 3 은 종래기술의 제2실시예에 따른 반도체소자의 레이아웃도.
도 4a 내지 도 4f 는 종래기술의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 5 는 본 발명에 따른 반도체소자의 레이아웃도.
도 6 은 본 발명의 실시예에 따라 형성된 반도체소자의 트랜지스터를 도시한 사시도.
도 7a 내지 도 7h 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 8a 및 도 8b 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성공정중 실리콘핀 형성공정의 다른 예를 도시한 단면도 및 평면도.
도 9 은 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성공정중 실리콘핀 형성공정의 다른 예를 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,51,81,131,141 : 반도체기판 13,83,133,143 : 패드 산화막
15,85,135,145 : 패드 질화막 17,89 : 트렌치 열산화막
19,91 : 라이너질화막 21,87 : 트렌치
23,93 : 소자분리막 25,71,99 : 게이트산화막
27,101 : 게이트 전극용 폴리실리콘층
29,103 : 장벽금속층
31,105 : 금속층 33 : 하드마스크층
35,111 : 산화막 37,113 : 질화막
39,115 : 하부절연층 41,117 : 랜딩플러그 콘택홀
42,118 : LDD불순물 및 할로(Halo)불순물
43,121 : 랜딩 플러그
44,123 : 소오스/드레인 영역 53 : 매립산화막
55 : 실리콘바디 57 : 제1질화막
59 : 제1산화막 61,82 : 실리콘핀
63 : 게이트 전극용 폴리실리콘층 65 : 제2산화막
67 : 제3산화막 스페이서 69 : 홈
73,110 : 게이트 전극 86,133 : 습식식각된 영역
95 : 채널불순물 97 : 채널영역
107 : 하드마스크 질화막 109 : 하드마스크 산화막
125 : 실리콘핀 폭
137 : 활성영역 결정용 CVD 산화막
139,147 : 습식식각된 영역 200,500,800 : 활성영역
300,900 : 소자분리영역 400,700,1000 : 게이트 전극 영역
600 : 실리콘핀 영역
Claims (28)
- (a) 반도체기판에 I형 활성 영역을 정의하는 트렌치형 소자분리막을 형성하되, 상기 I 형 활성 영역의 장축의 일단과 이웃하는 게이트 전극이 일정거리 이격되도록 형성하는 단계;(b) 상기 소자분리막 상측을 소정두께 식각하여 상기 소자분리막 상부로 돌출되는 I 형 활성영역인 실리콘핀을 형성하는 단계;(c) 상기 실리콘핀의 4개 측벽에 불순물을 경사이온주입하여 채널 영역을 형성하는 단계;(d) 상기 실리콘핀의 4개 측벽에 게이트산화막을 형성하는 단계;(e) 전체표면상부에 평탄화된 게이트 전극용 도전층을 형성하고 이를 패터닝하여 게이트전극을 형성하는 단계;(f) 상기 게이트전극 측벽에 절연막 스페이서가 구비되는 랜딩 플러그 콘택홀을 형성하는 단계;(g) 상기 랜딩 플러그 콘택홀 저부에 불순물을 이온주입하는 단계; 및(h) 상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 (a) 단계는 상기 I 형 활성 영역의 장축의 일단과 이웃하는 게이트 전극이 일정거리 이격되도록 설계된 소자분리마스크를 이용한 사진식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 (a) 단계의 트렌치형 소자분리막은 상기 트렌치의 내벽에 열산화막 및 라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 (c) 단계의 경사이온주입공정은 1016 ∼ 1019/㎤ 도핑농도의 불순물을 이온주입하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 (d) 단계의 게이트산화막은 50 ∼ 100 Å 의 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 (g) 단계는 상기 랜딩 플러그 콘택홀 저부에 LDD 용 불순물을 주입하여 LDD 영역을 형성하는 단계 및 할로 불순물을 이온주입하여 할로 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 (h) 단계의 랜딩 플러그는 상기 실리콘핀으로 불순물을 확산시켜 상기 실리콘핀에 소오스/드레인 영역을 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- (a) 패드산화막 및 패드질화막이 구비되는 반도체기판에 I형 활성 영역을 정의하는 트렌치형 소자분리막을 형성하되, 상기 I 형 활성 영역의 장축의 일단과 이웃하는 게이트 전극이 일정거리 이격되도록 형성하는 단계;(b) 상기 소자분리막 상측을 소정두께 식각하여 상기 소자분리막 상부로 돌출되는 I 형 활성영역의 실리콘핀을 형성하는 단계;(c) 상기 실리콘핀의 4개 측벽에 불순물을 경사이온주입하여 채널 영역을 형성하는 단계;(d) 상기 실리콘핀의 4개 측벽에 게이트산화막을 형성하는 단계;(e) 전체표면상부에 평탄화된 게이트 전극용 도전층, 하드마스크 질화막 및 하드마스크 산화막을 형성하고 이를 패터닝하여 게이트전극을 형성하는 단계;(f) 상기 게이트전극 측벽에 절연막 스페이서가 구비되는 랜딩 플러그 콘택홀을 형성하되, 상기 게이트산화막 및 하드마스크 산화막의 측벽에 절연막이 제거되도록 과도식각공정을 수반하는 단계;(g) 상기 랜딩 플러그 콘택홀 저부에 불순물을 이온주입하는 단계;(h) 상기 랜딩 플러그 저부의 패드질화막 및 패드산화막을 제거하는 단계; 및(i) 상기 랜딩 플러그 콘택홀을 매립하는 랜딩 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 (a) 단계는 상기 I 형 활성 영역의 장축의 일단과 이웃하는 게이트 전극이 일정거리 이격되도록 설계된 소자분리마스크를 이용한 사진식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 (a) 단계는반도체기판 상부에 패드 산화막, 패드 질화막 및 CVD 산화막을 적층하는 단계;소자분리 마스크를 이용한 사진식각공정으로 상기 CVD 산화막을 식각하여 활성영역으로 예정된 영역에 상부에 CVD 산화막 패턴을 형성하는 단계;상기 CVD 산화막 패턴의 장축의 일단이 이웃하는 게이트 전극으로 예정된 영역과 소정거리 이격되도록 상기 CVD 산화막 패턴의 표면을 식각하는 단계;상기 CVD 산화막 패턴을 마스크로 상기 패드 질화막, 패드 산화막 및 소정 깊이의 반도체 기판을 식각하여 트렌치를 형성하는 단계; 및상기 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 (a) 단계는반도체기판 상에 패드 산화막 및 패드 질화막을 적층하는 단계;소자분리 마스크를 이용한 사진식각공정으로 상기 패드 질화막을 식각하여 활성영역으로 예정된 영역에 상부에 패드 질화막 패턴을 형성하는 단계;상기 패드 질화막 패턴의 장축 일단이 이웃하는 게이트 전극으로 예정된 영역과 소정거리 이격되도록 상기 패드 질화막 패턴의 표면을 식각하는 단계;상기 패드 질화막을 마스크로 하여 상기 패드 산화막 및 소정 깊이의 반도체 기판을 식각해 트렌치를 형성하는 단계; 및상기 트렌치를 매립하는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 10 항 또는 제 11 항 중에서 어느 한항에 있어서,상기 표면 식각공정은 습식방법으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 (a) 단계의 패드 산화막은 50 ∼ 200 Å 의 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 (a) 단계의 패드 질화막은 100 ∼ 400 Å 의 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 (a) 단계의 트렌치형 소자분리막은 트렌치의 내벽에 열산화막 및 라이너질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 (c) 단계의 경사이온주입공정은 1016 ∼ 1019/㎤ 도핑농도의 불순물을 이온주입하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 (d) 단계의 게이트산화막은 50 ∼ 100 Å 의 두께로 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 (g) 단계는 상기 랜딩 플러그 콘택홀 저부에 LDD 용 불순물을 주입하여 LDD 영역을 형성하는 단계 및 할로 불순물을 이온주입하여 할로 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 제 8 항에 있어서,상기 (i) 단계의 랜딩 플러그는 상기 실리콘핀으로 불순물을 확산시켜 상기 실리콘핀에 소오스/드레인 영역을 형성하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
- 반도체기판에 구비되는 트렌치형 소자분리막과,상기 소자분리막에 의하여 정의된 돌출된 I 형 활성영역;상기 활성영역의 4개의 측벽에 위치한 게이트산화막;상기 활성영역과 수직으로 교차하며 상부가 평탄하게 구비되고, 측면과 이웃하는 활성영역이 일정거리 이격되어 구비되는 게이트 전극;상기 활성영역의 상측과 게이트전극의 계면에 위치한 패드절연막;상기 게이트 전극 간의 활성영역에 위치한 소오스/드레인 영역; 및상기 소오스/드레인 영역 간의 I형 활성영역 장축 측벽인 상기 게이트전극과 I형 활성영역의 계면에 구비되는 채널 영역을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터.
- 제 20 항에 있어서,상기 소자분리막은 트렌치 표면과의 계면에 열산화막 및 라이너질화막이 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터.
- 제 20 항에 있어서,상기 패드절연막은 패드산화막과 패드질화막의 적층구조로 구비되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
- 제 22 항에 있어서,상기 패드 산화막은 50 ∼ 200 Å 의 두께로 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터.
- 제 22 항에 있어서,상기 패드 질화막은 100 ∼ 400 Å 의 두께로 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터.
- 제 20 항에 있어서,상기 게이트 전극은 측벽에 절연막 스페이서가 구비되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
- 제 20 항에 있어서,상기 게이트 전극은 그 상부에 하드마스크층이 구비되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
- 제 20 항에 있어서,상기 게이트산화막은 50 ∼ 100 Å 의 두께로 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터.
- 제 20 항에 있어서,상기 채널영역은 1016 ∼ 1019/㎤ 도핑농도의 불순물로 구비되는 것을 특징으로 하는 반도체소자의 트랜지스터.
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