JP2011216526A - 半導体装置の製造方法、及び半導体装置 - Google Patents
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Abstract
【課題】電界効果トランジスタにおけるゲート電極の汚染を防止し、かつゲート電極上に形成されるマスク膜の膜厚を薄くする。
【解決手段】基板10上にゲート絶縁膜100を形成する。次いでゲート絶縁膜100上にゲート電極膜120を形成する。ゲート電極膜120の一部上にマスク膜230を形成する。マスク膜230をマスクとしたエッチングによりゲート電極膜120を選択的に除去する。そして、マスク膜230とゲート電極膜120の側面に接するようゲート側壁膜130を形成する。マスク膜230は少なくとも第1膜200、第2膜210、及び第3膜220をこの順に積層した積層膜により構成される。第2膜210は、ゲート側壁膜130に対して第3膜220よりも高いエッチング選択比を有する。第3膜220は、ゲート電極膜120に対して第2膜210よりも高いエッチング選択比を有する。
【選択図】図1
【解決手段】基板10上にゲート絶縁膜100を形成する。次いでゲート絶縁膜100上にゲート電極膜120を形成する。ゲート電極膜120の一部上にマスク膜230を形成する。マスク膜230をマスクとしたエッチングによりゲート電極膜120を選択的に除去する。そして、マスク膜230とゲート電極膜120の側面に接するようゲート側壁膜130を形成する。マスク膜230は少なくとも第1膜200、第2膜210、及び第3膜220をこの順に積層した積層膜により構成される。第2膜210は、ゲート側壁膜130に対して第3膜220よりも高いエッチング選択比を有する。第3膜220は、ゲート電極膜120に対して第2膜210よりも高いエッチング選択比を有する。
【選択図】図1
Description
本発明は、電界効果トランジスタを有する半導体装置の製造方法、及び半導体装置に関する。
電界効果トランジスタのゲート電極を金属材料により構成する場合がある。これはゲート電圧を効率よくチャネル領域へ印加し、電解効果トランジスタの性能を向上させることを目的としている。しかし金属材料により構成されるゲート電極をエッチング加工する場合、レジストをマスクとして使用すると、金属材料よりもマスクの方がエッチング速度が大きくなってしまう。
非特許文献1では、ゲート電極のエッチング加工にハードマスクを適用した電界効果トランジスタの製造方法が記載されている。これにより、エッチング加工によって金属材料からなるゲート電極膜の選択的な除去が可能となる。また特許文献1には、ハードマスクを2層の膜により構成する技術が開示されている。このとき、ハードマスクを構成する膜のうち上側の膜は、ゲート側壁膜に対するエッチング選択比が高い材料により構成される。
F. Ootsuka, Y. Tamura, Y. Akasaka , S. Inumiya, H. Nakata, M.Ohtsuka, T. Watanabe, M kitajima, Y. Nara and K. Nakamura 著、"Full-Metal-Gate Integration of Dual-Metal-Gate HfSiON CMOS Transistors by Using Oxidation-Free Dummy-Mask Process". Extended Abstracts of the 2006 International Conference on Solid State Devices and Materials, Yokohama、2006年、1116〜1117頁
ゲート側壁膜を形成するエッチバック工程では、基板面内の均一性を向上するためオーバーエッチングが行われる。非特許文献1に記載の技術では、ゲート側壁膜を形成した後ハードマスクは薄くなり、又は無くなってしまう。この場合、その後の工程によりゲート電極が汚染されてしまう可能性がある。これに対して特許文献1に記載の技術によれば、ハードマスクを構成する膜のうち上側の膜はゲート側壁膜に対するエッチング選択比が高い材料により構成されている。このためハードマスクの厚みを維持することができる。しかしこの場合、ハードマスクのうち上側の膜はゲート電極膜に対してエッチング選択比がとりにくい。よってゲート側壁膜に対するエッチング選択比が高い膜にある程度の厚みがなくてはならず、ゲート側壁膜形成後にゲート電極上に残留するハードマスクが厚くなる。そのため層間絶縁膜形成後の段差が大きくなってしまう。
本発明によれば、基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜の一部上にマスク膜を形成する工程と、
前記マスク膜をマスクとしたエッチングを行うことにより前記ゲート電極膜を選択的に除去する工程と、
前記マスク膜と前記ゲート電極膜の側面に接するようゲート側壁膜を形成する工程と、
を備え、
前記マスク膜は少なくとも第1、第2、及び第3膜をこの順に積層した積層膜を有し、
前記第2膜は前記ゲート側壁膜に対して前記第3膜よりも高いエッチング選択比を有しており、
前記第3膜は前記ゲート電極膜に対して前記第2膜よりも高いエッチング選択比を有する半導体装置の製造方法が提供される。
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜の一部上にマスク膜を形成する工程と、
前記マスク膜をマスクとしたエッチングを行うことにより前記ゲート電極膜を選択的に除去する工程と、
前記マスク膜と前記ゲート電極膜の側面に接するようゲート側壁膜を形成する工程と、
を備え、
前記マスク膜は少なくとも第1、第2、及び第3膜をこの順に積層した積層膜を有し、
前記第2膜は前記ゲート側壁膜に対して前記第3膜よりも高いエッチング選択比を有しており、
前記第3膜は前記ゲート電極膜に対して前記第2膜よりも高いエッチング選択比を有する半導体装置の製造方法が提供される。
本発明によれば、マスク膜は少なくとも第1、第2、及び第3膜をこの順に積層した積層膜を有する。そしてマスク膜を構成する第2膜はゲート側壁膜に対するエッチング選択比が高い。よって、第2膜を設けない場合と比較してゲート電極が汚染することを抑制できる。また第3膜は、第2膜よりもゲート電極膜に対するエッチング選択比が高い。このため第2膜を薄くすることができる。そして第2膜は、第3膜よりもゲート側壁膜に対するエッチング選択比が高い。このため第2膜を薄くしても、第3膜をエッチバック工程において除去することができる。従って、ゲート側壁膜形成後に残留するゲート電極膜上のマスク膜の膜厚を薄くすることができる。
本発明によれば、基板と、前記基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極膜と、前記ゲート電極膜上に形成された少なくとも第1、第2、及び第3膜をこの順に積層した積層膜を有するマスク膜と、前記ゲート電極膜、及び前記マスク膜の側面に接するゲート側壁膜と、を備え、前記第2膜は、前記ゲート側壁膜に対して前記第3膜よりも高いエッチング選択比を有し、前記第3膜は、前記ゲート電極膜に対して前記第2膜よりも高いエッチング選択比を有する半導体装置が提供される。
本発明によれば、電界効果トランジスタにおけるゲート電極の汚染を防止し、かつゲート電極上に形成されるマスク膜の膜厚を薄くすることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1は、第1の実施形態に係る半導体装置の製造方法を示す断面図である。図2は、図1に示す製造方法により形成される半導体装置を示す断面図である。この製造方法では、まず基板10上にゲート絶縁膜100を形成する。次いでゲート絶縁膜100上にゲート電極膜120を形成する。ゲート電極膜120の一部上にマスク膜230を形成する。マスク膜230は、第1膜200、第2膜210、及び第3膜220により構成されている。マスク膜230をマスクとしたエッチングによりゲート電極膜120を選択的に除去する。そして、マスク膜230とゲート電極膜120の側面に接するようゲート側壁膜130を形成する。その後不純物導入工程を経て、これにより図2に示す半導体装置が形成される。
以下図1、及び図2を用いて、第1の実施形態に係る半導体装置の製造方法について詳細に説明する。まず図1(a)に示すように、基板10上にゲート絶縁膜100を形成する。基板10は、例えばSi基板である。またゲート絶縁膜100は、例えば、窒素を含有した酸化ハフニウムとシリコン酸化膜との積層膜(HfON/SiON)である。次にゲート絶縁膜100上に、仕事関数制御膜110を形成する。仕事関数制御膜110は、例えばnFETならば窒素を含有するタンタルとシリコンとの混合膜(TaSiNx)であり、pFETならば窒化チタン(TiN)である。仕事関数制御膜110により、トランジスタの仕事関数が制御される。そして仕事関数制御膜110上に、ゲート電極膜120を形成する。ゲート電極膜120は、例えばWにより構成される。ゲート電極膜120は、後述するゲート電極150の直列抵抗を安定させる。
次いで、ゲート電極膜120の一部上にマスク膜230を形成する。マスク膜230は、例えばリソグラフィーやドライエッチングにより形成される。マスク膜230は、第1膜200、第2膜210、及び第3膜220をこの順に積層した積層膜により構成される。第3膜220は、例えばSiNにより構成され、ゲート電極膜120に対して第2膜210よりも高いエッチング選択比を有する。第2膜210は、例えばSiO2により構成され、後述するゲート側壁膜130に対して第3膜220よりも高いエッチング選択比を有する。第1膜200は、例えばSiNにより構成される。
マスク膜230をマスクとしたエッチングにより、ゲート電極膜120、仕事関数制御膜110、及びゲート絶縁膜100を選択的に除去する。これによりゲート電極150が形成される。その後、ゲート電極150をマスクとして基板10に不純物イオンを注入し、エクステンション領域40を形成する。
次いで図1(b)に示すように、ゲート電極150の上面、及び側壁を含む全域に絶縁膜140を形成する。絶縁膜140は、例えばSiNにより構成される。そして図1(c)に示すように、この絶縁膜140をエッチバックして、ゲート側壁膜130を形成する。このエッチバックは、例えばCH2F2、又はCHF3と、Ar及びO2との混合ガスを用いて行われる。
その後、ゲート電極150及びゲート側壁膜130をマスクとして基板10に不純物イオンを注入する。これにより図2に示すように、基板10にソース・ドレイン領域20が形成される。
次に本実施形態の作用及び効果について説明する。本実施形態によれば、マスク膜230は第1膜200、第2膜210、及び第3膜220をこの順に積層した積層膜により構成される。そして第2膜210はゲート側壁膜130に対するエッチング選択比が高く、ゲート側壁膜130をエッチングする条件においてはエッチングされにくい。よって、エッチバック工程においてマスク膜230が薄くなることが抑制され、これによりゲート電極150が汚染されることを抑制することができる。
また第3膜220は第2膜210よりもゲート電極膜120に対するエッチング選択比が高く、ゲート電極膜120をエッチングする条件においては第2膜210よりもエッチングされにくい。よって第2膜210を薄くすることができる。そして第2膜210は、第3膜220よりもゲート側壁膜130に対するエッチング選択比が高く、ゲート側壁膜130をエッチングする条件においては第3膜220よりもエッチングされにくい。これにより第2膜210を薄くしても、第3膜220をエッチバック工程において除去することができる。従って、ゲート側壁膜130形成後にゲート電極150上に残留するマスク膜230の膜厚を薄くすることができる。
図3は第2の実施形態に係る半導体装置であり、第1の実施形態に係る図2に対応している。図3に示す半導体装置の製造方法は、ゲート電極150の形成後、エクステンション領域40の形成前にゲート側壁膜134を形成する工程を有する点を除いて、第1の実施形態に係る半導体装置の製造方法と同様である。また図3に示す半導体装置は、ゲート側壁膜130がゲート側壁膜132、及びゲート側壁膜134の2層により構成されている点を除いて、第1の実施形態に係る半導体装置と同様である。
ゲート側壁膜130の形成方法は以下の通りである。図3に示すように、ゲート電極150の上面、及び側面を含む全域にゲート側壁膜134を堆積する。次いで基板10に不純物イオンを注入し、エクステンション領域40を形成する。そしてゲート電極150の上面、及び側面を含む全域に絶縁膜140を形成する。次いで絶縁膜140をエッチバックすることにより、ゲート側壁膜132が形成される。ゲート側壁膜132とゲート側壁膜134は、例えばSiNとSiN、SiO2とSiN、又はSiNとSiO2によってそれぞれ構成される。
本実施形態においても、マスク膜230は第1膜200、第2膜210、及び第3膜220をこの順に積層した積層膜により構成される。そして第2膜210はゲート側壁膜130に対するエッチング選択比が高い。また第3膜220は、第2膜210よりもゲート電極膜に対するエッチング選択比が高い。さらに第2膜210は、第3膜220よりもゲート側壁膜130に対するエッチング選択比が高い。従って、第1の実施形態と同様の効果を得ることができる。
なお、以上の実施形態によれば、以下の発明も開示されている。基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極膜を形成する工程と、前記ゲート電極膜の一部上にマスク膜を形成する工程と、前記マスク膜をマスクとしたエッチングを行うことにより前記ゲート電極膜を選択的に除去する工程と、前記マスク膜と前記ゲート電極膜の側面に接するようゲート側壁膜を形成する工程と、を備え、前記マスク膜は表面に第1(実施形態において第2膜210)、及び第2膜(実施形態において第3膜220)をこの順に積層した積層膜を有し、前記第1膜は前記ゲート側壁膜に対して前記第2膜よりも高いエッチング選択比を有しており、前記第2膜は前記ゲート電極膜に対して前記第1膜よりも高いエッチング選択比を有する半導体装置の製造方法。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
10 基板
20 ソース・ドレイン領域
40 エクステンション領域
100 ゲート絶縁膜
110 仕事関数制御膜
120 ゲート電極膜
130 ゲート側壁膜
132 ゲート側壁膜
134 ゲート側壁膜
140 絶縁膜
150 ゲート電極
200 第1膜
210 第2膜
220 第3膜
230 マスク膜
20 ソース・ドレイン領域
40 エクステンション領域
100 ゲート絶縁膜
110 仕事関数制御膜
120 ゲート電極膜
130 ゲート側壁膜
132 ゲート側壁膜
134 ゲート側壁膜
140 絶縁膜
150 ゲート電極
200 第1膜
210 第2膜
220 第3膜
230 マスク膜
Claims (6)
- 基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜の一部上にマスク膜を形成する工程と、
前記マスク膜をマスクとしたエッチングを行うことにより前記ゲート電極膜を選択的に除去する工程と、
前記マスク膜と前記ゲート電極膜の側面に接するようゲート側壁膜を形成する工程と、
を備え、
前記マスク膜は少なくとも第1、第2、及び第3膜をこの順に積層した積層膜を有し、
前記第2膜は前記ゲート側壁膜に対して前記第3膜よりも高いエッチング選択比を有しており、
前記第3膜は前記ゲート電極膜に対して前記第2膜よりも高いエッチング選択比を有する半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記ゲート側壁膜はSiNにより構成される半導体装置の製造方法。 - 請求項1または2に記載の半導体装置の製造方法において、
前記第2膜はSiO2により構成される半導体装置の製造方法。 - 請求項1ないし3いずれか1項に記載の半導体装置の製造方法において、
前記第3膜はSiNにより構成される半導体装置の製造方法。 - 請求項1ないし4いずれか1項に記載の半導体装置の製造方法において、
前記ゲート側壁膜を形成する工程は、
ゲート電極の上面、及び側壁に絶縁膜を形成する工程と、
CH2F2、又はCHF3と、Ar及びO2との混合ガスを用いてエッチバックする工程を含む半導体装置の製造方法。 - 基板と、
前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極膜と、
前記ゲート電極膜上に形成された少なくとも第1、第2、及び第3膜をこの順に積層した積層膜を有するマスク膜と、
前記ゲート電極膜、及び前記マスク膜の側面に接するゲート側壁膜と、
を備え、
前記第2膜は、前記ゲート側壁膜に対して前記第3膜よりも高いエッチング選択比を有し、
前記第3膜は、前記ゲート電極膜に対して前記第2膜よりも高いエッチング選択比を有する半導体装置。
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US7521330B2 (en) * | 2007-06-04 | 2009-04-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods for forming capacitor structures |
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---|---|---|---|---|
JP2001203337A (ja) * | 2000-01-21 | 2001-07-27 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2006114755A (ja) * | 2004-10-15 | 2006-04-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
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