JP2009141040A

JP2009141040A - 半導体装置及びその製造方法

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Publication number: JP2009141040A
Application number: JP2007314224A
Authority: JP
Inventors: Masaru Kadoshima; 勝門島
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-12-05
Filing date: 2007-12-05
Publication date: 2009-06-25

Abstract

【課題】ｎチャネル型ＭＯＳＦＥＴの特性を劣化させることなく、ｐチャネル型ＭＯＳＦＥＴの閾値電圧を低減した相補型半導体装置する。
【解決手段】相補型半導体装置の製造方法が、シリコン基板を準備する工程と、ゲート絶縁膜を形成する工程と、ゲート絶縁膜を覆うようにＡｌ含有膜を形成する工程と、ｎチャネル型ＭＯＳＦＥＴ形成領域の上のＡｌ含有膜を、過酸化水素水を用いて選択的に除去する工程と、シリコン基板の上にゲート導電層を形成する工程と、ゲート絶縁膜、Ａｌ含有膜、およびゲート導電層をエッチングして、ゲート絶縁膜、Ａｌ含有膜、およびゲート導電層を含むｐチャネル型ＭＯＳＦＥＴのゲート電極と、ゲート絶縁膜、およびゲート導電層を含むｎチャネル型ＭＯＳＦＥＴのゲート電極とを形成する工程と、ｐチャネル型ＭＯＳＦＥＴのゲート電極において、Ａｌ含有膜のＡｌ元素をゲート絶縁膜中に拡散させる工程とを含む。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に相補型半導体装置およびその製造方法に関する。

近年、ＣＭＯＳＦＥＴの微細化に伴い、ゲート電極の空乏化を避けるために、ゲート電極に金属を用いる（メタルゲート）とともに、ゲートリーク電流の抑制に有効なＨｆ系材料がゲート絶縁膜に用いられている。
ここで、ゲート絶縁膜が薄くなり、ＳｉＯ_２換算膜厚（ＥＯＴ）で１ｎｍに近くなると、ｐチャネル型ＭＯＳＦＥＴで閾値電圧が上昇するという問題があった。これはゲート絶縁膜上に積層したメタルゲート電極の仕事関数が、ピンニングにより実質的に低下するためと考えられている。
これに対して、ゲート絶縁膜中に、Ａｌ（Ａｌ_２Ｏ_３）を含有させることにより、閾値電圧の上昇を防止する方法が提案されている。具体的には、ゲート絶縁膜上に極薄のＡｌ_２Ｏ_３やＡｌＮを積層し、その後の熱処理によってゲート絶縁膜中にＡｌを拡散させる方法（例えば、非特許文献１参照）や、ＴｉＡｌＮ等のＡｌ含有メタルゲート電極を用いて、メタルゲート電極からゲート絶縁膜中にＡｌを拡散させる方法（例えば、非特許文献２参照）が提案されている。
2006 SYMPOSIUM ON VLSI TECHNOLOGY, DIGEST OF TECHNICAL PAPERS, pp.202. 2007 SYMPOSIUM ON VLSI TECHNOLOGY, DIGEST OF TECHNICAL PAPERS, pp.160.

ｐチャネル型ＭＯＳＦＥＴ領域のゲート絶縁膜上にＡｌ含有材料を形成する場合、ｎチャネル型ＭＯＳＦＥＴ領域のＡｌ含有材料を選択的に除去することが必要となる。しかし、Ａｌ含有材料を除去する工程において、下地のゲート絶縁膜が薄くなったり、ゲート絶縁膜にダメージが入ることにより、ｎチャネル型ＭＯＳＦＥＴの特性が劣化するという問題があった。

そこで、本発明は、ｎチャネル型ＭＯＳＦＥＴの特性を劣化させることなく、ｐチャネル型ＭＯＳＦＥＴの閾値電圧を低減した相補型半導体装置の提供を目的とする。

本発明は、ｐチャネル型ＭＯＳＦＥＴ形成領域とｎチャネル型ＭＯＳＦＥＴ形成領域とを有するシリコン基板を準備する工程と、ｐチャネル型ＭＯＳＦＥＴ形成領域およびｎチャネル型ＭＯＳＦＥＴ形成領域を覆うように、ゲート絶縁膜を形成する工程と、ゲート絶縁膜を覆うようにＡｌ含有膜を形成する工程と、ｎチャネル型ＭＯＳＦＥＴ形成領域の上のＡｌ含有膜を、過酸化水素水を用いて選択的に除去する除去工程と、シリコン基板の上にゲート導電層を形成する工程と、ゲート絶縁膜、Ａｌ含有膜、およびゲート導電層をエッチングして、ゲート絶縁膜、Ａｌ含有膜、およびゲート導電層を含むｐチャネル型ＭＯＳＦＥＴのゲート電極と、ゲート絶縁膜、およびゲート導電層を含むｎチャネル型ＭＯＳＦＥＴのゲート電極とを形成する工程と、ｐチャネル型ＭＯＳＦＥＴのゲート電極において、Ａｌ含有膜のＡｌ元素をゲート絶縁膜中に拡散させる熱処理工程と、を含むことを特徴とする相補型半導体装置の製造方法である。

また、本発明は、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを含む相補型半導体装置であって、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦＥＴのゲート電極は、ゲート絶縁膜とゲート導電層とを含み、ｐチャネル型ＭＯＳＦＥＴのゲート電極のゲート絶縁膜が、Ａｌ元素を含むことを特徴とする相補型半導体装置でもある。

本発明では、ｎチャネル型ＭＯＳＦＥＴの特性を劣化させることなく、ｐチャネル型ＭＯＳＦＥＴの閾値電圧を低減した相補型半導体装置の提供が可能となる。

実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかるＣＭＯＳＦＥＴの製造工程の断面図である。ＣＭＯＳＦＥＴ１００の製造工程は、以下の工程１〜５を含む。

工程１：図１（ａ）に示すように、シリコン基板１を準備し、その上にシリコン層２を形成する。次に、シリコン層２には酸化シリコン等の素子分離領域３を形成する。素子分離領域３の挟まれた領域がｐチャネル型ＭＯＳＦＥＴ（ｐチャネル型ＭＯＳＦＥＴ形成領域）２０、ｎチャネル型ＭＯＳＦＥＴ（ｎチャネル型ＭＯＳＦＥＴ形成領域）３０となる。続いて、シリコン基板１の上に、Ｈｆ系のゲート絶縁膜としてＨｆＳｉＯＮ膜４を、ＡＬＤ法、ＭＯＣＶＤ法、スパッタ法等で形成する。ゲート絶縁膜の材料としては、ＨｆＳｉＯＮの他に、ＨｆＯ_２、ＨｆＳｉＯｘ等のｈｉｇｈ−ｋ材料を用いることができる。これらのゲート絶縁膜は、更に、ＬａやＹ等の希土類元素を含んでもよい。

続いて、ＨｆＳｉＯＮ膜４の上に、Ａｌ含有膜として、例えばＴｉＡｌＮ膜５をスパッタ法で形成する。ＴｉＡｌＮ膜５の膜厚は例えば５ｎｍ〜３０ｎｍ程度であり、ここでは１０ｎｍとする。

続いて、多結晶シリコン層６を全面に形成した後、フォトレジスト層を形成し、パターニングしてレジストマスク７を形成する。レジストマスク７は、少なくともｐチャネル型ＭＯＳＦＥＴ２０を覆い、ｎチャネル型ＭＯＳＦＥＴ３０との間を分離する素子分離領域３の途中まで延びることが好ましい。

続いて、レジストマスク７を用いて多結晶シリコン層６を、例えばＲＩＥ法により選択的にエッチングした後、アッシングによりレジストマスク７を除去する。

工程２：図１（ｂ）に示すように、多結晶シリコン層６をエッチングマスクに用いて、ｎチャネル型ＭＯＳＦＥＴ３０上のＴｉＡｌＮ膜５を選択的にエッチングする。ＴｉＡｌＮ膜５のエッチングは、例えば約４０℃〜約８０℃、好適には約６０℃に加熱した、約３％のＨ_２Ｏ_２水溶液を用いたウエットエッチングで行う。

更に、多結晶シリコン層６を、例えば６０℃のＮＨ_４ＯＨ水溶液を用いて除去する。この結果、ｐチャネル型ＭＯＳＦＥＴ３０の上のＴｉＡｌＮ膜５が除去される。同時に、素子分離領域３上のＴｉＡｌＮ膜５も、半分程度除去される。

ここでは、ＴｉＡｌＮ膜５のエッチングマスクとして多結晶シリコン層６を用いたが、ＳｉＮやＳｉＯ_２を用いても良い。またレジストマスクをそのままエッチングマスクとして用いることも可能である。

工程３：図１（ｃ）に示すように、例えば膜厚が１０ｎｍのＴａＳｉＮ膜８、例えば膜厚が５０ｎｍのＷ膜９を、順次、スパッタ法で形成する。これらは、ゲート導電層を構成する。ゲート導電層には、多結晶シリコンを用いても構わない。

工程４：図１（ｄ）に示すように、例えばハードマスク（図示せず）を用いて、Ｗ膜９、ＴａＳｉＮ膜８、ＴｉＡｌＮ膜５、ＨｆＳｉＯＮ膜４を、例えばＲＩＥ法を用いてエッチングして、ゲート電極２１、３１を形成する。

工程５：図１（ｅ）に示すように、例えばＳｉＯ_２からなるサイドウォール２２、３２を形成した後、イオン注入により、ソース／ドレイン領域２３、３３を形成する。ソース／ドレイン領域２３、３３は、エクステンション領域を含む構造であっても良い。

続いて、例えば１０００℃の熱処理により、ＴｉＡｌＮ膜５中のＡｌ元素を、ＨｆＳｉＯＮ膜４中に拡散させる。かかる熱処理により、ＨｆＳｉＯＮ膜（ゲート絶縁膜）４中に拡散したＡｌ元素が、ｐチャネル型ＭＯＳＦＥＴの閾値電圧の上昇を抑える。

比較のために同一工程で作製したＴｉＮ／ＨｆＳｉＯＮ構造のｐチャネル型ＭＯＳＦＥＴでは、閾値電圧が約０．７５Ｖであったのに対して、ＴｉＡｌＮ／ＨｆＳｉＯＮ構造のｐチャネル型ＭＯＳＦＥＴでは、ゲート絶縁膜へのＡｌ元素の導入効果により、閾値電圧が約０．５Ｖまで低減できることが確認された。なお、これらの電極構造は、その上部にＴａＳｉＮ膜８、Ｗ膜９（ゲート導電層）を含む。

一方、ｎチャネル型ＭＯＳＦＥＴにおいて、ＴｉＡｌＮ膜をゲート電極に用いた場合、閾値電圧は約０．８Ｖであったのに対して、本実施の形態にかかる方法で、一旦形成したＴｉＡｌＮ膜をＨ_２Ｏ_２水溶液で除去した場合には、閾値電圧が約０．５Ｖまで低減できた。なお、これらの電極構造は、その上部にＴａＳｉＮ膜８、Ｗ膜９（ゲート導電層）を含む。

なお、Ａｌを拡散させる熱処理工程は、同時に注入したイオンの活性化のための熱処理も兼ねる。以上の工程により、ＣＭＯＳＦＥＴ１００が完成する。なお、一般的な配線層や層間絶縁層の形成は、適宜行うことができる。

このように、本実施の形態１にかかる方法では、ｎチャネル型ＭＯＳＦＥＴの特性を劣化させることなくｎチャネル型ＭＯＳＦＥＴ領域のＴｉＡｌＮ膜を選択的に除去できる。更に、ｐチャネル型ＭＯＳＦＥＴ領域にＴｉＡｌＮ膜を形成して熱処理することにより、ｐチャネル型ＭＯＳＦＥＴの閾値電圧を低減することができる。

図２は、ＴｉＡｌＮ／ＨｆＳｉＯＮの積層構造についての、熱処理（Ａｌ拡散熱処理）前後の元素の分布を示す。図２の左図が熱処理前、右図が１０００℃の熱処理を行った後である。各図において、横軸はＮ、Ｔｉ、Ａｌ元素の分布、縦軸は深さである。
図２から、熱処理工程により、ＴｉＡｌＮ膜中のＡｌが、ＨｆＳｉＯＮ膜（ゲート絶縁膜）中に拡散していることがわかる。また、ＨｆＳｉＯＮ膜下部（シリコン層との界面）のＡｌ濃度は増加せず、シリコン層（チャネル領域）中にはＡｌが拡散していないことも分かる。

熱処理条件は、ＴｉＡｌＮ膜直下のＨｆＳｉＯＮ膜（ゲート絶縁膜）中のＡｌ含有量が、カチオン比で５％以上になる条件が好ましい。このためには、ＴｉＡｌＮ膜中のＡｌのカチオン比は、熱処理前において約１０％〜約５０％の範囲であることが好ましい。
ここで、例えばＴｉＡｌＮ膜中のＡｌのカチオン比は、陽イオン（Ｔｉ、Ａｌ）の原子数に対するＡｌの原子数の比で表される。

図３は、スパッタ法で作製したＴｉＡｌＮ膜のエッチング特性を表すグラフであり、横軸がエッチング時間、縦軸がＴｉＡｌＮ膜の膜厚を表す。ＴｉＡｌＮ膜は、スパッタ法で３０ｎｍの膜厚に形成し、６０℃に加熱した約３％のＨ_２Ｏ_２水溶液を用いてこれをエッチングした。図３から分かるように、エッチング時間とエッチング量は略直線関係となる。

本実施の形態１では、１０ｎｍのＴｉＡｌＮ膜５を全面に形成した後、ｎチャネル型ＭＯＳＦＥＴ領域のＴｉＡｌＮ膜５を選択的に除去したが、図３より、この時に必要なエッチング時間は１３０秒程度となる。ここでは、比較のために、エッチング時間を１３０秒、１９０秒、２６０秒としてＴａＳｉＮ膜をエッチングしたＴａＳｉＮ／ＨｆＳｉＯＮ構造のｎチャネル型ＭＯＳＦＥＴに対して、閾値電圧を測定した。この結果、いずれのｎチャネル型ＭＯＳＦＥＴにおいても約０．５Ｖの閾値電圧が得られた。また、ＨｆＳｉＯＮゲート絶縁膜の膜厚（ＥＯＴ）にも変化がないことが確認された。

このことから、約６０℃のＨ_２Ｏ_２水溶液を用いる、本実施の形態にかかるエッチング方法を用いることにより、下地のＨｆＳｉＯＮ膜４（ゲート絶縁膜）をエッチングすることなく、またダメージを与えることなく、ＴｉＡｌＮ膜５のみを選択的に除去できることがわかる。このようなオーバーエッチングが可能なエッチング方法は広いプロセスウィンドウを有するため、歩留まりの向上に有効となる。

なお、Ｈ_２Ｏ_２水溶液の温度を低くするとエッチング速度が遅くなって処理時間が長くなることから、Ｈ_２Ｏ_２水溶液の温度は約４０℃以上が好ましい。一方、Ｈ_２Ｏ_２水溶液の温度を高くしすぎるとＨｆＳｉＯＮゲート絶縁膜にダメージを与える可能性があるため、約８０℃以下とすることが好ましい。

実施の形態２．
図４は、全体が２００で表される、本発明の実施の形態２にかかるＣＭＯＳＦＥＴの製造工程の断面図である。図４中、図１と同一符号は、同一または相当箇所を示す。ＣＭＯＳＦＥＴ２００の製造工程は、以下の工程１〜７を含む。

工程１：図４（ａ）に示すように、実施の形態１の工程１と同様の工程で、シリコン基板１上にＨｆＳｉＯＮ膜４、ＴｉＡｌＮ膜５を形成し、更に、多結晶シリコン層６、レジストマスク７を形成する。

工程２：図４（ｂ）に示すように、実施の形態１の工程２と同様の工程で、ｎチャネル型ＭＯＳＦＥＴ３０上のＴｉＡｌＮ膜５を、約６０℃に加熱した３％のＨ_２Ｏ_２水溶液を用いて選択的に除去する。この場合、素子分離領域３上のＴｉＡｌＮ膜５も約半分程度除去される。

工程３：図４（ｃ）に示すように、還元、不活性、或いは低酸素濃度の雰囲気中で、８００℃以上の温度で熱処理を行う。これにより、ＴｉＡｌＮ膜５直下のＨｆＳｉＯＮ膜（ゲート絶縁膜）４中に、ＴｉＡｌＮ膜５からＡｌを拡散させ、ＨｆＡｌＳｉＯＮ膜１４とする。熱処理は、ＨｆＡｌＳｉＯＮ膜１４中のＡｌ含有量がカチオン比で５％以上となる条件で行うことが好ましく、閾値電圧の低減効果を大きくするには、更に高温の１０００℃程度で熱処理を行うことが好ましい。また、ＴｉＡｌＮ膜５中のＡｌのカチオン比は、熱処理前において約１０％〜約５０％の範囲であることが好ましい。

工程４：図４（ｄ）に示すように、例えば６０℃に加熱した約３％のＨ_２Ｏ_２水溶液を用いて、ｐチャネル型ＭＯＳＦＥＴ領域に残ったＴｉＡｌＮ膜５を完全に除去する。かかる除去工程でも、ＨｆＳｉＯＮ膜４、ＨｆＡｌＳｉＯＮ膜１４はエッチングされず、またダメージも形成されない。

工程５：図４（ｅ）に示すように、例えばスパッタ法を用いて、全面に、約１０ｎｍのＴｉＮ膜１５を形成し、更に約５０ｎｍのＷ膜１６を形成する。

工程６：図４（ｆ）に示すように、例えばハードマスク（図示せず）を用いて、Ｗ膜１６、ＴａＳｉＮ膜１５、ＨｆＳｉＯＮ膜４、ＨｆＡｌＳｉＯＮ膜１４を、例えばＲＩＥ法を用いてエッチングして、ゲート電極２５、３５を形成する。

工程７：図４（ｇ）に示すように、例えばＳｉＯ_２からなるサイドウォール２３、３６を形成した後、イオン注入により、ソース／ドレイン領域２７、３７を形成する。ソース／ドレイン領域２７、３７は、エクステンション領域を含む構造であっても良い。

続いて、ソース／ドレイン領域２７、３７に注入したイオンを活性化するために、約１０００℃程度で熱処理を行う。以上の工程により、ＣＭＯＳＦＥＴ２００が完成する。なお、一般的な配線層や層間絶縁層の形成は、適宜行うことができる。

このように、本実施の形態２にかかる方法では、ｐ／ｎチャネル型ＭＯＳＦＥＴの特性を劣化させることなくゲート絶縁膜上のＴｉＡｌＮ膜を選択的に除去できる。また、ｐチャネル型ＭＯＳＦＥＴ領域にＴｉＡｌＮ膜を形成し、ゲート絶縁膜中にＡｌを拡散させることにより、ｐチャネル型ＭＯＳＦＥＴの閾値電圧を低減することができる。

特に、本実施の形態２では、ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴが同じゲート電極構造となるため、電極加工が比較的容易となり、プロセスの簡略化、低コスト化が可能となる。

実施の形態３．
上述の実施の形態１、２では、Ａｌ含有膜としてＴｉＡｌＮ膜５を用いたが、代わりに、ＴｉＮ（上層）／ＡｌＮ（下層）からなる２層膜を用いることもできる。かかる２層膜を用いる場合、ＨｆＳｉＯＮ膜４の上に、例えばスパッタ法を用いて、１ｎｍ以下の膜厚のＡｌＮを形成し、その上に例えば２０ｎｍ以下、好適には１０ｎｍの膜厚のＴｉＮ膜を形成する。ｐチャネル型ＭＯＳＦＥＴの閾値電圧の低減と、ＳｉＯ_２換算膜厚（ＥＯＴ）増加の低減とを両立させるには、ＡｌＮの膜厚を０．２ｎｍ以上、１ｎｍ以下とすることが好ましい。

ＴｉＮ／ＡｌＮからなる２層膜も、ＴｉＡｌＮ膜と同様にＨ_２Ｏ_２水溶液で選択的にエッチングすることができ、ＴｉＮ、ＡｌＮともにエッチング可能である。エッチング条件は、ＴｉＡｌＮ膜のエッチング条件を略そのまま適用することができる。即ち、約４０℃〜約８０℃、好ましくは約６０℃に加熱した約３％のＨ_２Ｏ_２水溶液を用いることが好ましい。

本発明の実施の形態１にかかるＣＭＯＳＦＥＴの製造工程である。ＴｉＡｌＮ／ＨｆＳｉＯＮ構造に対する熱処理前後の元素の分布である。スパッタ法で作製したＴｉＡｌＮ膜のエッチング特性である。本発明の実施の形態２にかかるＣＭＯＳＦＥＴの製造工程である。

符号の説明

１シリコン基板、２シリコン層、３素子分離領域、４ＨｆＳｉＯＮ膜、５ＴｉＡｌＮ膜、６多結晶シリコン層、７レジストマスク、８ＴａＳｉＮ膜、９Ｗ膜、２０ｐチャネル型ＭＯＳＦＥＴ、３０ｎチャネル型ＭＯＳＦＥＴ、２１、３１ゲート電極、２２、３２サイドウォール、２３、３３ソース／ドレイン領域、１００ＣＭＯＳＦＥＴ。

Claims

ｐチャネル型ＭＯＳＦＥＴ形成領域とｎチャネル型ＭＯＳＦＥＴ形成領域とを有するシリコン基板を準備する工程と、
該ｐチャネル型ＭＯＳＦＥＴ形成領域および該ｎチャネル型ＭＯＳＦＥＴ形成領域を覆うように、ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を覆うようにＡｌ含有膜を形成する工程と、
該ｎチャネル型ＭＯＳＦＥＴ形成領域の上のＡｌ含有膜を、過酸化水素水を用いて選択的に除去する除去工程と、
該シリコン基板の上にゲート導電層を形成する工程と、
該ゲート絶縁膜、該Ａｌ含有膜、および該ゲート導電層をエッチングして、該ゲート絶縁膜、該Ａｌ含有膜、および該ゲート導電層を含むｐチャネル型ＭＯＳＦＥＴのゲート電極と、該ゲート絶縁膜、および該ゲート導電層を含むｎチャネル型ＭＯＳＦＥＴのゲート電極とを形成する工程と、
該ｐチャネル型ＭＯＳＦＥＴのゲート電極において、該Ａｌ含有膜のＡｌ元素を該ゲート絶縁膜中に拡散させる熱処理工程と、を含むことを特徴とする相補型半導体装置の製造方法。
上記熱処理工程後の上記ゲート絶縁膜が、カチオン比で５％以上のＡｌ元素を含むことを特徴とする請求項１に記載の相補型半導体装置の製造方法。
上記除去工程が、４０℃から８０℃に加熱した過酸化水素水を用いたウエットエッチング工程であることを特徴とする請求項１に記載の相補型半導体装置の製造方法。
ｐチャネル型ＭＯＳＦＥＴ形成領域とｎチャネル型ＭＯＳＦＥＴ形成領域とを有するシリコン基板を準備する工程と、
該ｐチャネル型ＭＯＳＦＥＴ形成領域および該ｎチャネル型ＭＯＳＦＥＴ形成領域を覆うように、ゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を覆うようにＡｌ含有膜を形成する工程と、
該ｎチャネル型ＭＯＳＦＥＴ形成領域の上のＡｌ含有膜を、過酸化水素水を用いて選択的に除去する第１除去工程と、
該ｐチャネル型ＭＯＳＦＥＴ形成領域において、該Ａｌ含有膜のＡｌ元素を該ゲート絶縁膜中に拡散させる熱処理工程と、
該ｐチャネル型ＭＯＳＦＥＴ形成領域の上の該Ａｌ含有膜を、過酸化水素水を用いて選択的に除去する第２除去工程と、
該シリコン基板の上にゲート導電層を形成する工程と、
該ゲート絶縁膜および該ゲート導電層をエッチングして、該ゲート絶縁膜および該ゲート導電層を含む、ｐチャネル型ＭＯＳＦＥＴのゲート電極およびｎチャネル型ＭＯＳＦＥＴのゲート電極を形成する工程と、を含むことを特徴とする相補型半導体装置の製造方法。
上記熱処理工程後の上記ゲート絶縁膜が、カチオン比で５％以上のＡｌ元素を含むことを特徴とする請求項４に記載の相補型半導体装置の製造方法。
上記第１および第２除去工程が、４０℃から８０℃に加熱した過酸化水素水を用いたウエットエッチング工程であることを特徴とする請求項４に記載の相補型半導体装置の製造方法。
上記Ａｌ含有膜が、ＴｉＡｌＮ膜、またはＴｉＮ／ＡｌＮ二層膜からなることを特徴とする請求項１〜６のいずれかに記載の相補型半導体装置の製造方法。
上記ＴｉＡｌＮ膜は、カチオン比で１０％以上５０％以下のＡｌ元素を含むことを特徴とする請求項７に記載の相補型半導体装置の製造方法。
上記ゲート絶縁膜が、Ｈｆ元素を含むｈｉｇｈ−ｋ材料からなることを特徴とする請求項１〜８のいずれかに記載の相補型半導体装置の製造方法。
ｐチャネル型ＭＯＳＦＥＴとｎチャネル型ＭＯＳＦＥＴとを含む相補型半導体装置であって、
該ｐチャネル型ＭＯＳＦＥＴおよび該ｎチャネル型ＭＯＳＦＥＴのゲート電極は、ゲート絶縁膜とゲート導電層とを含み、
該ｐチャネル型ＭＯＳＦＥＴのゲート電極のゲート絶縁膜が、Ａｌ元素を含むことを特徴とする相補型半導体装置。
上記ｐチャネル型ＭＯＳＦＥＴのゲート電極は、上記ゲート絶縁膜と上記ゲート導電層との間に、Ａｌ含有膜を含むことを特徴とする請求項１０に記載の相補型半導体装置。
上記Ａｌ含有膜は、ＴｉＡｌＮ膜、またはＴｉＮ／ＡｌＮ二層膜からなることを特徴とする請求項１１に記載の相補型半導体装置。
上記ＴｉＡｌＮ膜は、カチオン比で１０％以上５０％以下のＡｌ元素を含むことを特徴とする請求項１２に記載の相補型半導体装置。
上記ｐチャネル型ＭＯＳＦＥＴのゲート電極に含まれる上記ゲート絶縁膜は、カチオン比で５％以上のＡｌ元素を含むことを特徴とする請求項１０または１１に記載の相補型半導体装置。
上記ゲート絶縁膜が、Ｈｆ元素を含むｈｉｇｈ−ｋ材料からなることを特徴とする請求項１０〜１４のいずれかに記載の相補型半導体装置。