JPWO2008117431A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

（課題）チャネル領域に引っ張りストレスを与える応力膜が分断することを抑制し、信頼性の高い半導体装置及びその製造方法を提供する。（解決手段）本発明は、高いキャリア移動特性を有し、電界効果トランジスタ上に応力膜を有する半導体装置及びその製造方法に関するものであり、上記課題を解決するために、シリコン基板にｎチャネル型電界効果トランジスタを形成する工程と、前記電界効果トランジスタを覆う絶縁膜を成膜する第１の工程と、前記絶縁膜を収縮させる第２の工程とを有し、前記第１の工程と前記第２の工程とを複数回繰り返す。【選択図】図１

Description

本発明は、高いキャリア移動特性を有する半導体装置に関し、特に、電界効果トランジスタ上に応力膜を有する半導体装置及びその製造方法に関する。
従来、半導体装置の処理能力をアップさせるため、トランジスタの素子構造を微細化すること等が行なわれてきたが、要求される最小加工寸法（例えば、ゲートの最小加工寸法）が光の波長レベルに到達したことや、微細化に応じて駆動電圧が低下すること等が要因となって、トランジスタの素子構造を微細化するだけでは、トランジスタの動作の高速化は困難になってきている。
このような状況下において、近年、シリコン結晶を歪ませると電子（或いは正孔）の移動度が変化する性質が知られるようになり、トランジスタの動作の高速化への利用が広がっている。例えば、シリコン基板上形成した応力膜によってチャネル領域のシリコン結晶を歪ませることにより、電界効果型トランジスタのキャリア移動特性を改善させる（特許文献１）。
特許文献１には、電界効果トランジスタを覆う２種類の応力膜を形成し、これらの応力膜によって、シリコン基板に引っ張りストレス（tensile stress）及び圧縮ストレス（compressive stress）を与えることが開示されている。この２種類の応力膜は、ｎチャネル型のトランジスタのチャネル領域に対しては引っ張りストレスを、ｐチャネル型のトランジスタのチャネル領域に対しては圧縮ストレスを、それぞれ与える。
特開２００５−５７３０１号公報
（発明が解決しようとする課題）
現在、チャネル領域に引っ張りストレスを与える応力膜は、シリコン窒化物等を堆積させた後に、例えば紫外線（ＵＶ）照射を行うことによって得られる。このような処理によって堆積させた膜を収縮させた場合に、以下のような問題が生じることがある。
図１２〜１５は、従来の方法で応力膜を形成した場合における膜の状態を示した断面図である。図１２は、ｎチャネル型のトランジスタ１０ａ，１０ｂ上に化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いてシリコン窒化膜を堆積させた状態の断面図であり、図１３は、シリコン窒化膜に紫外線照射を行なって、シリコン窒化膜を収縮させた後の断面図である。図１４及び図１５は、ｐチャネル型のトランジスタ２０ａ，２０ｂが形成された領域の断面図を示した図である。
このように、シリコン窒化膜６０ａが成膜された状態において、隣り合うゲート電極１５ａ，１５ｂ間において、シリコン窒化膜６０ａが両側のゲート電極側壁からから成長し、両者が合わさった面（本明細書においては、以下、不連続面と呼ぶ。）が形成される場合がある。その後、シリコン窒化膜６０ａが紫外線照射によって収縮すると、図１３に示すように、シリコン窒化膜６０が不連続面の位置において破断してしまうという問題が生じる。シリコン窒化膜６０が破断すると、トランジスタに応力を加えることができない。ここで、堆積時に繋がっていたシリコン窒化膜６０のＡ部も分離してしまうのは、図１２における不連続面４の部分が分離した際に生じた衝撃がＡ部に加わるためである。また、不連続面４の部分が分離した際に発生した衝撃がシリコン基板に伝播し、例えばＳＴＩ２の表面にクラックを生じさせる場合もある。
また、通常、同一の半導体基板にはｐチャネル型のトランジスタも形成される。ｐチャネル型のトランジスタは、チャネル領域に引っ張り応力が加わるとホールの移動速度が低下するため、半導体基板全面に形成された引っ張り応力膜を除去する工程が必要となる。図１４及び図１５は、ｐチャネル型のトランジスタ２０ａ，２０ｂが形成された領域の断面図を示した図であり、隣り合うゲート電極２５ａ，２５ｂ間において、シリコン窒化膜６０ａが庇を有する形状に堆積され、電極間に空洞（void）が形成される場合を示している。このような場合、シリコン窒化膜６０ａのＢ部にはシリコン窒化膜６０ａが殆ど形成されないため、シリコン窒化膜６０をエッチングにより除去する工程において、図１５に示すように、庇の部分とＢ部が先にエッチングされる。このため、その後のエッチング処理においてシリコン基板１の表面にダメージを与えてしまうという問題もある。
本発明は、上述の問題点に鑑みてなされたものであり、チャネル領域に引っ張りストレスを与える応力膜が分断することを抑制し、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
（課題を解決するための手段）
上記の課題を解決するために、本発明では、以下の手段を採用する。
すなわち、本発明の一観点によれば、本発明に係る半導体装置の製造方法は、シリコン基板にｎチャネル型電界効果トランジスタを形成する工程と、前記電界効果トランジスタを覆う絶縁膜を成膜する第１の工程と、前記絶縁膜を収縮させる第２の工程とを有し、前記第１の工程と前記第２の工程とを複数回繰り返すことを特徴とする。
また、本発明の他の観点によれば、本発明に係る半導体装置の製造方法は、シリコン基板にｎチャネル型電界効果トランジスタを形成する工程と、前記電界効果トランジスタを覆う第１の絶縁膜を成膜した後に、前記第１の絶縁膜を収縮させる工程と、前記第１の絶縁膜上に第２の絶縁膜を成膜し、前記第２の絶縁膜を収縮させる工程とを備えることを特徴とする。
また、本発明の他の観点によれば、本発明は、シリコン基板にｎチャネル型電界効果トランジスタが形成された半導体装置であって、前記電界効果トランジスタを覆うように形成され、前記電界効果トランジスタのチャネル領域に歪みを与える第１の応力膜と、前記第１の応力膜上に積層され、前記電界効果トランジスタのチャネル領域に歪みを与える第２の応力膜とを有することを特徴とする。
（発明の効果）
このような構成にすることにより、本発明によれば、チャネル領域に引っ張りストレスを与える応力膜が分断することを抑制し、信頼性の高い半導体装及びその製造方法を形成することが可能となる。
図１は、実施例１に係る半導体装置の概略構造を説明する図である 図２は、実施例１に係る半導体装置を製造する工程を示す図（その１）である。 図３は、実施例１に係る半導体装置を製造する工程を示す図（その２）である。 図４は、実施例１に係る半導体装置を製造する工程を示す図（その３）である。 図５は、実施例１に係る半導体装置を製造する工程を示す図（その４）である。 図６は、実施例１に係る半導体装置を製造する工程を示す図（その５）である。 図７は、実施例１に係る半導体装置を製造する工程を示す図（その６）である。 図８は、実施例１に係る半導体装置を製造する工程を示す図（その７）である。 図９は、実施例１に係る半導体装置を製造する工程を示す図（その８）である。 図１０は、実施例１に係る半導体装置を製造する工程を示す図（その９）である。 図１１は、実施例１に係る半導体装置を製造する工程を示す図（その１０）である。 図１２は、従来の方法で応力膜を形成した場合における膜の状態を示した断面図（その１）である。 図１３は、従来の方法で応力膜を形成した場合における膜の状態を示した断面図（その２）である。 図１４は、従来の方法で応力膜を形成した場合における膜の状態を示した断面図（その３）である。 図１５は、従来の方法で応力膜を形成した場合における膜の状態を示した断面図（その４）である。
符号の説明
１…シリコン基板
２…ＳＴＩ
３…素子形成領域
４…不連続面
８…クラック
１９、２９…チャネル領域
１０ａ、１０ｂ、１０ｃ、１０ｄ…ｎチャネル型ＭＯＳトランジスタ
１１，２１…ウェル領域
１２ａ、１２ｂ、２２ａ、２２ｂ…ゲート絶縁膜
１３ａ、１３ｂ、１３ｃ、１３ｄ…ゲート電極
１４ａ、１４ｂ、１４ｃ、１４ｄ…サイドウォール
１５ａ、１５ｂ、１５ｃ、１５ｄ…ゲート電極部（ｎチャネルＭＯＳトランジスタのゲート電極部）
１６、２６…エクステンション領域
１７、２７…ソース・ドレイン領域
１８、２８…シリサイド層
３０〜３４、４０…応力膜
３１ａ、３２ａ、６０ａ…シリコン窒化膜
３７…レジスト
３９、４９…絶縁膜
５０…層間絶縁膜
６０…膜
以下、本発明の実施形態を、図面を参照しながら詳細に説明する。なお、本実施形態は例示であり、実施形態に示された構成に限定されない。
（実施例１）
−半導体装置の構造−
図１は、実施例１における半導体装置の概略構造を説明する図である。図１に示されるように、シリコン基板１は、ＳＴＩ２によって複数の素子形成領域３に分離される。分離された各素子形成領域３には、ウェル領域１１と、ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ１０ａ〜１０ｄとがそれぞれ形成されている。また、ｎチャネル型ＭＯＳトランジスタ１０ａ〜１０ｄを覆うように応力膜３０が形成される。応力膜３０の上には、ＣＶＤやスパッタリング等によって形成された層間絶縁膜５０が形成されている。層間絶縁膜５０は、例えば酸化シリコン（ＳｉＯ２）等の材料から構成される。なお、応力膜３０と層間絶縁膜５０との間には、エッチングストッパ膜としての絶縁膜３９が形成される。絶縁膜３９は、例えば膜厚が２５ｎｍのプラズマＴＥＯＳ（TetraEthOxySilane）膜である。
応力膜３０は、図１に示すように、薄い応力膜が複数積層された構成を有している。本実施例では、例えば、４層の薄い応力膜（第１の応力膜３１〜第４の応力膜３４）が積層された構造を有する応力膜３０が、ｎチャネル型ＭＯＳトランジスタの電極部１５ａ〜１５ｄ上に形成されている。なお、応力膜３０は、複数の薄い応力膜が積層された構成であれば何層でも構わないが、製造コストを抑える点からは、必要最小限の層数に止めることが望ましい。
−半導体装置の製造工程−
次に、図１に示した半導体装置を実際に製造する工程を以下に説明する。図２〜図１１は、実施例１における半導体装置を製造する工程を、主な工程毎に示す図である。
＜工程１＞
本工程では、図２に示すように、シリコン基板１に、素子形成領域３を分離するＳＴＩ（Shallow Trench Isolation）２を形成する。なお、シリコン基板１としては、例えば、ホウ素（Ｂ）等のｐ型の不純物元素が微量にドープされたＰ型のシリコン基板が使用される。次に、ＳＴＩ２が形成されたシリコン基板１内に、ウェル領域１１、２１を形成する。ウェル領域１１には、例えば、ホウ素（Ｂ）等のｐ型の不純物元素を注入し、ウェル領域２１には、例えば、りん（Ｐ）又は砒素（Ａｓ）等のｎ型の不純物元素を注入する。このようにしてｐ型のウェル領域１１が形成された素子形成領域３には、ｎチャネル型のＭＯＳトランジスタが形成され、ｎ型のウェル領域２１が形成された素子形成領域３には、ｐチャネル型のＭＯＳトランジスタが、それぞれ形成される。
＜工程２＞
本工程では、図３に示すように、シリコン基板１の素子形成領域３に、ｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂ及びｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂをそれぞれ分離して形成する。これらｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂ及びｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂは、例えば、以下に示すような通常のプロセスに従って形成される。このような隣り合ったｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂ及びｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂを形成することによって、例えば、基本的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造が形成される。
具体的には、先ず、シリコン基板１上にゲート絶縁膜１２ａ，１２ｂ，２２ａ，２２ｂを形成するための酸化シリコン膜（不図示）を形成する。次に、ゲート電極１３ａ，１３ｂ，２３ａ，２３ｂを形成するためのポリシリコン膜（不図示）を、例えばＣＶＤ等によって形成する。次に、フォトリソグラフィ法及び異方性エッチングによって、形成した酸化シリコン膜及びポリシリコン膜について、ゲート電極１３ａ，１３ｂ，２３ａ，２３ｂ以外の部分を除去する。次に、ゲート電極１３ａ，１３ｂ，２３ａ，２３ｂの側壁に、サイドウォール１４ａ，１４ｂ，２４ａ，２４ｂをそれぞれ形成する。
なお、ここでのゲート電極（１３ａ，１３ｂ，２３ａ，２３ｂ）の幅は、例えば４０〜５０ｎｍとし、高さは１００ｎｍ程度とする。また、サイドウォール１４ａ，１４ｂ，２４ａ，２４ｂの片側の厚さは、約３０〜４０ｎｍとする。
また、これらゲート電極１３ａ，１３ｂ，２３ａ，２３ｂ及びサイドウォール１４ａ，１４ｂ，２４ａ，２４ｂの形成と並行して、エクステンション領域１６，２６及びソース・ドレイン領域１７，２７を形成する。
ｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂについては、先ず、ゲート電極１３ａ，１３ｂの部分をマスクとしてｎ型の不純物元素を注入し、エクステンション領域１６を形成する。次に、サイドウォール１４ａ，１４ｂが形成されたゲート電極部１５ａ，１５ｂをマスクとして、ｎ型の不純物元素を注入し、ソース・ドレイン領域１７を形成する。なお、ここでのｎ型の不純物としては、例えば砒素（Ａｓ）が挙げられる。
ｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂについては、先ず、ゲート電極２３ａ，２３ｂの部分をマスクとしてｐ型の不純物元素を注入し、エクステンション領域２６を形成する。次に、サイドウォール２４ａ，２４ｂが形成されたゲート電極部２５ａ，２５ｂをマスクとして、ｐ型の不純物元素を注入し、ソース・ドレイン領域２７を形成する。なお、ここでのｐ型の不純物としては、例えばボロン（Ｂ）が挙げられる。
＜工程３＞
本工程では、図４に示すように、ゲート電極１３ａ，１３ｂ，２３ａ，２３ｂの表層およびソース・ドレイン領域１７，２７の表層に、シリサイド層１８，２８を形成する。
＜工程４＞
本工程では、図５に示すように、シリコン窒化膜（第１の絶縁膜）３１ａを成膜した後、シリコン窒化膜３１aを収縮させて、第１の応力膜３１を形成する。具体的には、先ず、ゲート１５ａ，１５ｂ，２５ａ，２５ｂが形成されたシリコン基板１の全面に亘って、窒化シリコン（ＳｉＮやＳｉ３Ｎ４）等のシリコン窒化物を堆積させ、シリコン窒化膜３１ａ（as-deposited膜）を成膜する。ここで、シリコン窒化膜３１ａの膜厚が、例えば５〜６０ｎｍになるように、より具体的には、例えば２３ｎｍになるように、シリコン窒化物を堆積する。このように、シリコン窒化膜３１aは、シリコン窒化物を主とした材料により構成される絶縁膜である。
シリコン基板１上にシリコン窒化物を堆積させる装置としては、平行平板型のプラズマＣＶＤ装置（不図示）を用いる。シリコン窒化物を堆積させるためのガスとしては、シラン系ガス（例えば、ＳｉＨ４，ＳｉＨ２ＣＬ２，Ｓｉ２Ｈ４，Ｓｉ２Ｈ６等）にアンモニアガス（ＮＨ３）を混合させたガスを用いる。また、キャリアガスとしては、窒素（Ｎ２），アルゴン（Ａｒ），ヘリウム（Ｈｅ）等のガスを混合させたガスを使用する。なお、上記プラズマＣＶＤ装置内の条件は、例えば以下のように設定する。
・シラン系ガス流量 ５〜５０ｓｃｃｍ
・アンモニアガス流量 ５００〜１００００ｓｃｃｍ
・キャリアガスの流量 ５００〜１００００ｓｃｃｍ
・成膜する際の圧力 ０．１〜４００Ｔｏｏｒの
・成膜温度 ２００℃〜４５０℃（２００℃以上４５０℃以下の範囲）
ここで、シリコン窒化膜３１ａは、不連続面が形成されない膜厚に調整されることが望ましい。
次に、シリコン基板１をプラズマＣＶＤ装置から真空チャンバ（不図示）に移す。そして、真空チャンバ内において、シリコン窒化膜３１ａが形成されたシリコン基板１に対して、紫外線（ＵＶ）を照射する。本紫外線照射に使用するＵＶランプは、一般的に使用される高圧水銀ランプを使用する。真空チャンバ内の雰囲気としては、例えば、窒素，アルゴン，ヘリウム等のガスを混合させたガスを使用する。なお、真空チャンバ内の条件を、例えば以下のように設定する。
・チャンバ圧力 ０．１Ｔｏｒｒから４００Ｔｏｒｒ
・ＵＶランプの強度 ５０〜１０００ＭＷ／ｃｍ２
・ＵＶランプの照射温度 ２００〜５００℃（２００℃以上５００℃以下の範囲）
・ＵＶランプの照射時間 １〜３０分
上記のような条件で、シリコン窒化膜３１ａに紫外線を照射させることにより、シリコン窒化膜３１ａが収縮し、１５００〜２０００ＭＰａ程度の引っ張り応力を有する第１の応力膜３１を形成する。この第１の応力膜３１により、シリコン基板１に形成されたＭＯＳトランジスタのチャネル領域１９，２９のシリコン結晶に対して、引っ張りストレス（tensile stress）Ｆｔ１が生じる。このとき、シリコン窒化膜３１ａの膜厚は、紫外線照射により、紫外線照射前と比較して体積率で５〜２０％程度収縮する。
＜工程５＞
本工程では、工程４と同様の処理を行う。図６に示すように、第１の応力膜３１上にシリコン窒化膜（第２の絶縁膜）３２ａを成膜した後、シリコン窒化膜３２aを収縮させて、第２の応力膜３２を形成する。なお、シリコン窒化膜３２ａを構成する材料及びシリコン窒化膜３２aの膜厚についても、シリコン窒化膜３１ａと同様とする。
このようにして成膜された第２の応力膜３２は、第１の応力膜３１と同様、１５００〜２０００ＭＰａの収縮力を有する。そして、シリコン基板１に形成されたＭＯＳトランジスタのチャネル領域１９，２９に対して、引っ張りストレスＦｔ２を生じさせる。
＜工程６，７＞
本工程では、図７及び図８に示すように、工程５と同様の処理を２回繰り返し、第３の応力膜３３及び第４の応力膜３４を形成する。第３の応力膜３３及び第４の応力膜３４には、それぞれ、第１の応力膜と同様、１５００〜２０００ＭＰａ程度の収縮力が生じる。そして、第１の応力膜３１〜第４の応力膜３２に生じた収縮力が合わさり、シリコン基板１に形成されたＭＯＳトランジスタのチャネル領域１９，２９のシリコン結晶に対して、強い引っ張りストレスＦｔ３或いはＦｔ４を生じさせる。ここで、シリコン基板１のシリコン結晶を歪ませるための引っ張りストレスは、応力膜が厚くなるほど大きな値になるから、Ｆｔ１＜Ｆｔ２＜Ｆｔ３＜Ｆｔ４の関係となる。なお、第３の応力膜３３及び第４の応力膜３４の膜厚は、紫外線照射により、それぞれ、紫外線照射前と比較して５〜２０％程度収縮する。
このように、工程４〜７については、工程４の処理をトータルで４回繰り返す。その結果、トランジスタ（ｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂ及びｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂ）が形成されたシリコン基板１上に、約８０ｎｍの膜厚の応力膜３０が形成される。
このように、本実施例では、引っ張り応力を有するシリコン窒化膜を複数回に分けて成膜し、成膜工程毎に、シリコン窒化膜の堆積と紫外線照射による膜の収縮とを行なうことを特徴とする。複数回に分けてシリコン窒化膜を成膜することにより、各堆積工程におけるシリコン窒化膜の膜厚を薄くできる。更には、紫外線照射によってシリコン窒化膜を収縮させて開口部の径を広げ、その後に次のシリコン窒化膜の堆積を行なうため、図１４に示したようなボイドの発生を抑えることができる。また、本実施例において、４回目の堆積工程で不連続面が発生したとしても、１回の堆積で行なっていた従来の方法に比べて、不連続線（不連続面を横から見たときの線）の長さは短くなり、且つ、紫外線照射によるシリコン窒化膜の収縮量も小さくなるため、シリコン窒化膜にクラックが生じることを抑えることができる。
なお、応力膜３０からシリコン基板１に対して、シリコン結晶を歪ませるための力が効率的に伝わるようにするために、第１の応力膜３１は、シリコン基板１に接するように形成されることが望ましい。
更には、トランジスタに近い側に形成される応力膜の膜厚が、トランジスタから遠い側に形成される応力膜よりも薄い方が望ましい。より望ましくは、トランジスタに最も近い側に配置される応力膜の膜厚が、他の応力膜よりも薄い方が望ましい。具体的には、例えば、第１の応力膜３１の膜厚が最も薄い場合である。このような条件で応力膜を形成した場合、シリコン窒化物が堆積された直後、すなわち、シリコン窒化膜が成膜された時点で、当該シリコン窒化膜に不連続面が生じ難い傾向になる。そのため、収縮時に発生する応力膜の分断がより確実に抑制される
＜工程８＞
本工程では、図９に示すように、ｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂが形成された領域の応力膜３０を除去する。具体的には、先ず、応力膜３０上に、エッチングストッパ膜としての絶縁膜３９を形成する。絶縁膜３９は、例えば膜厚が２５ｎｍのプラズマＴＥＯＳ（TetraEthOxySilane）膜である。次に、絶縁膜３０の上にレジスト３７を形成した後、レジスト３７をパターニングし、ｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂが形成された領域のレジスト３７を残す。次に、エッチング等の処理により、ｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂが形成された領域の応力膜３０を除去する。
＜工程９＞
本工程では、図１０に示すように、絶縁膜３９が形成されたシリコン基板１上に応力膜（第５の応力膜）４０と、エッチングストッパ膜としての絶縁膜４９とを成膜する。具体的には、例えばプラズマＣＶＤを用いて、絶縁膜３９上に炭素（Ｃ）が混入されたシリコン窒化物を堆積させ、応力膜４０を成膜する。プラズマＣＶＤを行う際に使用するガスとしては、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）、及び、炭素を混合させたガスを用いる。このように、応力膜４０は、例えば炭素が混入されたシリコン窒化物を主とする材料からなるシリコン窒化膜である。炭素が混入されたシリコン窒化膜は、成膜された時点で、ＭＯＳトランジスタのチャネル領域２９のシリコン結晶に対して、圧縮ストレスＦｔ８を生じさせる。次に、応力膜４０上に、エッチングストッパ膜としての絶縁膜４９を形成する。絶縁膜４９は、例えば膜厚が２５ｎｍのプラズマＴＥＯＳ膜である。
＜工程１０＞
本工程では、図１１に示すように、ｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂが形成された領域の応力膜４０及び絶縁膜４９を除去した後、層間絶縁膜５０を形成する。具体的には、先ず、ｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂが形成された領域に、図示しないレジストを形成する。次に、当該レジストをパターニングし、当該レジストのうち、ｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂが形成された領域の部分を残す。除去する。その後、エッチング等の処理を行い、ｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂが形成された領域の応力膜４０及び絶縁膜４９を除去する。次に、応力膜３０，絶縁膜３９，応力膜４０，絶縁膜４９等が形成された基板１上に、例えばＣＶＤにより層間絶縁膜５０を形成する。なお、層間絶縁膜５０は、例えばＳｉＯ２等の材料から構成される。
このように、本実施例では、シリコン基板１にｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂ及びｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂを形成し、次に、これらのトランジスタを覆うシリコン窒化膜（第１の絶縁膜）３１ａを成膜する。その後、紫外線照射よって当該シリコン窒化膜３１ａを収縮させ、第１の応力膜３１を形成する。更に、第１の応力膜３１上にシリコン窒化膜（第２の絶縁膜）３２ａを形成し、紫外線照射によって当該シリコン窒化膜を収縮させ、第２の応力膜３２を形成する。そして、このような処理を複数回繰り返して、第２の応力膜上に、第３の応力膜３３及び第４の応力３４膜を形成する。そして、ｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂが形成された領域の応力膜３１〜３４を除去した後、当該領域に、第５の応力膜４０を形成する。
このような構成により、以下の２つの効果を有する。
（１）ｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂが形成された領域において、応力膜３０の分断が抑制されるとともに、ｎチャネル型ＭＯＳトランジスタ１０ａ，１０ｂのチャネル領域に強い引っ張りストレスを加えることが可能になる。
（２）ｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂが形成された領域において、シリコン基板表面へのダメージが抑制される。
なお、本実施例において、応力膜３０が分断される現象を抑制することができるのは、最初に形成される応力膜（第１の応力膜３１）が、積層された応力膜全体（第１の応力膜３１〜第４の応力膜３４）の厚さよりも薄くなるためである。そのため、当該応力膜を形成するための膜（例えば、シリコン窒化膜３１ａ）を成膜した際に、図５に示すように、隣り合うゲート間において、当該膜に切断面４が生じ難くなる。そして、この状態で収縮処理を行うため、収縮時に大きな衝撃が発生ぜず、応力膜の分断が回避される。加えて、その後に積層される応力膜によって、十分な応力膜の厚さが確保され、大きな引っ張りストレスを得ることが可能となる。
（実施例２）
次に、実施例１の変形例を説明する。この変形例は、シリコン窒化膜を収縮させる工程において、紫外線照射を行う代わりにプラズマ照射を行った例であり、更には、紫外線照射に加えてプラズマ照射を行った例である。紫外線照射に加えてプラズマ照射を行なう場合、どちらを先に行っても良い。どちらの順序で行っても、シリコン窒化膜を収縮させる効果が得られる。プラズマ照射は窒化膜中に含まれる水素（Ｈ）を放出させる効果があると考えられており、本実施例では、プラズマ照射を紫外線照射による膜のシュリンクをアシストするものとして用いている。実施例２は、実施例１の工程４〜工程７において、紫外線照射を行なう前にプラズマ照射を行った例である。なお、それ以外は、実施例１と同様である。
ここでのプラズマ照射には、実施例１で使用したプラズマＣＶＤ装置と同様の装置を使用する。また、プラズマ照射の種類としては、例えば、窒素プラズマまたは水素プラズマまたはアンモニアプラズマ等が使用可能である。具体的には、堆積させたシリコン窒化膜を、窒素プラズマまたは水素プラズマまたはアンモニアプラズマに晒し、シリコン窒化膜を収縮させる。なお、プラズマの種類はここに挙げた例に限るものでは無い。
ここで、本プラズマ照射を行なう際のプラズマＣＶＤ装置内の条件を、例えば以下のように設定する。
・窒素或いはアンモニア等のキャリアガスの流量 ５００〜１００００ｓｃｃｍ
・成膜する際の圧力 ０．１〜４００Ｔｏｏｒ
次に、プラズマに晒したシリコン窒化膜の上から、紫外線（ＵＶ）を照射する。
このプラズマ照射は、既に紫外線照射によって収縮したシリコン窒化膜に対しても作用し、当該シリコン窒化膜の膜厚を更に収縮させる。例えば、シリコン窒化膜３２ａを堆積させた後で行うプラズマ照射によって、紫外線照射によって既に収縮された応力膜３１の膜厚に対しても作用し、応力膜３１の膜厚を更に収縮させる。
このようなプラズマ照射を行なうことにより、実施例１の場合と比べて、シリコン窒化膜の収縮量が増加する。この収縮量の増加によって応力膜の膜厚が薄くなる。その結果、その後に堆積させたシリコン窒化膜に大きな不連続面が生じ難くなり、応力膜中に分断箇所が発生し難くなる。また、ここでのプラズマ照射は、シリコン窒化膜を堆積させた装置と同じ装置内で行うことができるため、簡易に行なえるというメリットもある。このように、紫外線照射を行なう前の処理として、プラズマ照射を行なうことにより、応力膜における分断箇所の発生を抑制する効果を高めつつ、大きな引っ張りストレスを確保することが可能となる。
（検証結果）
以下に、実施例１、実施例２、比較例の方法で半導体装置を形成し、クラックが生じる程度を検証した結果を示す。比較例としては、図１２〜図１５に示したような方法で、応力膜６０を有する半導体装置を形成した。
先ず、実施例１の形成方法で、シリコンウェハ上に膜の堆積及び紫外線照射を４回繰り返して、応力膜３０を有する半導体装置（図８の構成）を形成した。続いて、形成した応力膜３０の上に、層間絶縁膜３７として、ＣＶＤ等の処理によってプラズマＴＥＯＳ膜を２５ｎｍ堆積させた後、フォトリソグラフィ法及びエッチング等の処理により、ｐチャネル型ＭＯＳトランジスタ２０ａ，２０ｂの部分を除去した。その後、走査電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）によりシリコンウェハの観察を行なうとともに、透過型走査電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）によりシリコンウェハ断面の観察を行なった。このようにして、シリコンウェハ全面について観察を行なった。その結果、実施例１の形成方法では、応力膜３０に切断部の発生が確認されなかった。また、シリコン基板１のＳＴＩ２の部分についても、クラックの発生は確認されなかった。
次に、実施例２の形成方法により応力膜３０を形成し、上記と同様の方法で応力膜３０が形成された半導体装置を確認した。その結果、切断部やクラックの発生は確認されなかった。
次に、比較例の形成方法により応力膜６０を形成し、上記と同様の方法で確認した。その結果、応力膜６０における切断部の発生、及び、シリコン基板１のＳＴＩ２の部分におけるクラックの発生が確認された。この切断部及びクラックは、１００ｎｍ程度の間隔のゲート電極構造が連続して繰り返されるパターン付近に発生していることが確認された。より具体的には、当該ゲート電極構造のゲート間及びその周辺部位におけるシリコンウェハの表面付近で、切断部及びクラックの発生が確認された。
本発明による半導体装置及びその製造方法は、チャネル領域に引っ張りストレスを与える応力膜が分断することを抑制する。そのため、高速化が期待される情報通信機器に搭載される半導体装置として極めて有用である。

Claims (12)

  1. シリコン基板にｎチャネル型電界効果トランジスタを形成する工程と、
    前記電界効果トランジスタを覆う絶縁膜を成膜する第１の工程と、
    前記絶縁膜を収縮させる第２の工程とを有し、
    前記第１の工程と前記第２の工程とを複数回繰り返す
    ことを特徴とする半導体装置の製造方法。
  2. 前記絶縁膜は、５〜６０ｎｍの膜厚である
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の工程において、
    化学的気相成長法を用いてシリコン窒化物を堆積させることにより、前記絶縁膜を成膜する
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記化学的気相成長法は、シラン系ガスとアンモニアガスを混合させたガスを用いて行われる
    ことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記化学的気相成長法は、２００〜４５０℃の成膜温度で行われる
    ことを特徴とする請求項３に記載の半導体装置の製造方法。
  6. 前記第２の工程において、
    前記絶縁膜に紫外線を照射することにより前記絶縁膜を収縮させる
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記第２の工程において、
    前記絶縁膜に対して、更にプラズマ照射を行なう
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記プラズマは、窒素プラズマ、水素プラズマ、アンモニアプラズマの何れかである
    ことを特徴とする請求項７記載の半導体装置の製造方法。
  9. シリコン基板にｎチャネル型電界効果トランジスタを形成する工程と、
    前記電界効果トランジスタを覆う第１の絶縁膜を成膜した後に、前記第１の絶縁膜を収縮させる工程と、
    前記第１の絶縁膜上に第２の絶縁膜を成膜し、前記第２の絶縁膜を収縮させる工程とを備えることを特徴とする半導体装置の製造方法。
  10. 前記第１の絶縁膜は、前記第２の絶縁膜より薄い
    ことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. シリコン基板にｎチャネル型電界効果トランジスタが形成された半導体装置において、
    前記電界効果トランジスタを覆うように形成され、前記電界効果トランジスタのチャネル領域に歪みを与える第１の応力膜と、
    前記第１の応力膜上に積層され、前記電界効果トランジスタのチャネル領域に歪みを与える第２の応力膜と
    を有することを特徴とする半導体装置。
  12. 前記第１の応力膜は前記第２の応力膜より薄い
    ことを特徴とする請求項１１に記載半導体装置。
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