KR100631998B1 - 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의제조 방법 - Google Patents

박막과 이의 제조 방법 및 이를 이용한 반도체 장치의제조 방법 Download PDF

Info

Publication number
KR100631998B1
KR100631998B1 KR1020040017645A KR20040017645A KR100631998B1 KR 100631998 B1 KR100631998 B1 KR 100631998B1 KR 1020040017645 A KR1020040017645 A KR 1020040017645A KR 20040017645 A KR20040017645 A KR 20040017645A KR 100631998 B1 KR100631998 B1 KR 100631998B1
Authority
KR
South Korea
Prior art keywords
thin film
mos transistor
forming
region
semiconductor device
Prior art date
Application number
KR1020040017645A
Other languages
English (en)
Other versions
KR20050092554A (ko
Inventor
차한섭
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040017645A priority Critical patent/KR100631998B1/ko
Publication of KR20050092554A publication Critical patent/KR20050092554A/ko
Application granted granted Critical
Publication of KR100631998B1 publication Critical patent/KR100631998B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치의 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 기판에 엔-모오스 트랜지스터와 피-모오스 트랜지스터를 형성한 후, 상기 기판의 엔-모오스 트랜지스터 영역 상에 장력이 가해지는 제1박막을 형성하고, 상기 기판의 피-모오스 트랜지스터 영역 상에 압축력이 가해지는 제2박막을 형성한다. 이는, 박막에 압축력이 가해질 경우에는 피-모오스 트랜지스터의 특성은 좋아지고, 박막에 장력이 가해지는 경우에는 엔-모오스 트랜지스터의 특성이 좋아지기 때문이다.

Description

박막과 이의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법{thin film of a semiconductor device, method for forming the thin film and method for forming a semiconductor device using the method for forming the thin film}
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 엔-모오스(NMOS) 트랜지스터와 피-모오스(PMOS) 트랜지스터가 마련된 기판 상에 적용하기 위한 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 엔-모오스 트랜지스터와 피-모오스 트랜지스터를 하나의 기판 상에 구현하기 위한 씨-모오스(CMOS) 트랜지스터의 제조에서, 보더리스 콘택 방식은 액티브 영역과 필드 영역을 동시에 오픈하여 콘택홀을 형성하는 방법이다. 그러나, 상기 보더리스 콘택 방식으로 콘택홀을 형성하면 액티브 영역과 필드 영역의 경계 부분인 소자 분리막의 측벽이 손실되는 상황이 빈번하게 발생한다. 따라서, 최근에는 엔-모오스 트랜지스터와 피-모오스 트랜지스터가 형성된 결과물 상에 질화막을 형성한 후, 보더리스 콘택 방식의 콘택홀을 형성하고 있다. 즉, 상기 질화막을 식각 저지막으로 적용함으로서, 상기 질화막에 의해 소자 분리막의 측벽이 식각되는 것을 방지하는 것이다.
여기서, 상기 질화막에 가해지는 스트레스는 반도체 장치의 전기적 특성에 큰 영향을 끼친다. 아울러, 상기 질화막에 가해지는 스트레스는 장력(tensile force)과 압축력(compressive force)이 있다. 만약, 상기 질화막에 압축력이 가해질 경우에는 피-모오스 트랜지스터의 특성은 좋아지지만, 엔-모오스 트랜지스터의 특성을 악화된다.
그러나, 종래에는 질화막 등과 같은 박막의 형성에서 박막이 갖는 특성을 충분히 고려하지 않는 상태에서 형성하고 있는 실정이다.
본 발명의 목적은 보더리스 콘택 방식의 소자에서 콘택홀을 형성시 소자 분리막의 측벽이 식각되는 것을 방지하는 식각 저지막이 소자의 도전형에 따라 특성이 저하되지 않도록 형성된 반도체 장치의 박막을 제공하는데 있다.
본 발명의 다른 목적은 보더리스 콘택 방식의 소자 제조시 콘택홀을 형성할 때 소자 분리막의 측벽이 식각되는 것을 방지하는 식각 저지막이 소자의 도전형에 따라 특성이 저하되지 않도록 형성하는 반도체 장치의 박막을 제조하는 방법을 제공하는데 있다.
삭제
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 박막은 반도체 기판의 엔-모오스 트랜지스터 영역 상에 엔-모오스 트랜지스터를 덮도록 형성된 장력(tensile force)이 가해지는 제1박막; 및 상기 반도체 기판의 피-모오스 트랜지스터 영역 상에 피-모오스 트랜지스터를 덮도록 형성된 압축력(compressive force)이 가해지는 제2박막을 포함한다.
삭제
삭제
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 박막 형성 방법은 반도체 기판의 엔-모오스 트랜지스터 영역 및 피-모오스 트랜지스터 영역 상의 각각에 엔-모오스 트랜지스터와 피-모오스 트랜지스터를 형성하는 단계; 상기 반도체 기판 상에 상기 엔-모오스 트랜지스터 및 피-모오스 트랜지스터를 덮도록 장력이 가해지는 제1박막을 형성하는 단계; 및 상기 제 1 박막의 상기 피-모오스 트랜지스터 영역 상에 형성된 부분을 압축력이 가해지는 제2박막으로 변환하는 단계를 포함한다.
삭제
삭제
삭제
또한, 상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 제조 방법은 반도체 기판에 소자 분리막을 형성하는 단계; 상기 반도체 기판에 피-타입의 웰을 형성하는 단계; 상기 반도체 기판에 엔-타입의 웰을 형성하는 단계; 상기 반도체 기판의 상기 엔-타입의 웰 영역 상에 게이트 전극과 소스/드레인 영역을 포함하는 피-모오스 트랜지스터를 형성하는 단계; 상기 반도체 기판의 피-타입의 웰 영역에 게이트 전극과 소스/드레인 영역을 포함하는 엔-모오스 트랜지스터를 형성하는 단계; 상기 피-모오스 및 엔-모오스 트랜지스터의 게이트 전극 상부 표면과 소스/드레인 영역의 기판 표면 상에 살리사이드막을 형성하는 단계; 상기 반도체 기판 상에 장력을 갖는 제1박막을 상기 엔-모오스 및 피-모오스 트랜지스터를 덮도록 형성하는 단계; 및 상기 제1박막의 상기 피-모오스 트랜지스터 영역 상에 형성된 부분에만 불순물을 주입하여 압축력이 가해지는 제2박막으로 변환하는 단계를 포함한다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
이와 같이, 본 발명에서는 엔-모오스 트랜지스터 영역 상에는 장력이 가해지는 제1박막을 형성하고, 피-모오스 트랜지스터 영역 상에는 압축력이 가해지는 제2박막을 형성한다. 이는, 박막에 압축력이 가해질 경우에는 피-모오스 트랜지스터의 특성은 좋아지고, 박막에 장력이 가해지는 경우에는 엔-모오스 트랜지스터의 특성이 좋아지기 때문이다. 따라서, 본 발명의 박막을 반도체 장치에 적용할 경우, 양호한 전기적 특성을 갖는 반도체 장치의 제공이 가능하다.
이하, 본 발명에 대하여 상세하게 설명한다.
기판에 엔-모오스 트랜지스터와 피-모오스 트랜지스터를 형성한다. 상기 엔-모오스 트랜지스터와 피-모오스 트랜지스터는 통상이 방법에 의해 형성한다.
이어서, 상기 기판의 엔-모오스 트랜지스터 영역 상에 장력이 가해지는 제1박막을 형성하고, 상기 기판의 피-모오스 트랜지스터 영역 상에 압축력이 가해지는 제2박막을 형성한다. 즉, 상기 엔-모오스 트랜지스터와 피-모오스 트랜지스터가 형성된 결과물 상에 제1박막을 형성한 후, 피-모오스 트랜지스터 영역 상에 형성된 제1박막에만 불순물을 주입하여 피-모오스 트랜지스터 영역 상에 형성된 제1박막을 제2박막으로 변환시키는 것이다.
따라서, 상기 제1박막과 제2박막은 연속적으로 형성되어 있는 것이 바람직하다. 특히, 질화막의 경우 그것에 가해지는 스트레스가 반도체 장치의 특성에 큰 영향을 끼치기 때문에 상기 제1박막과 제2박막은 질화막인 것이 바람직하다. 아울러, 상기 질화막은 화학기상증착에 의해 형성하는 것이 바람직하다.
특히, 상기 질화막의 경우에는 보더리스 콘택 방식의 콘택을 형성할 때 식각 저지막으로 주로 적용한다. 따라서, 식각 저지막으로서의 질화막을 형성할 경우에는 플라즈마 증대-화학기상증착(PE-CVD) 또는 열-화학기상증착(thermal-CVD)을 적용하는 것이 바람직하다.
상기 플라즈마 증대-화학기상증착을 통하여 질화막을 형성할 경우에는 약 100 내지 400Watt의 파워를 사용하는 공정 조건으로 조절하는 것이 바람직하다. 아울러, 약 100 내지 400Watt의 파워를 사용하는 공정 조건의 플라즈마 증대-화학기상증착을 적용하여 질화막을 형성할 경우에는 약 5E8 내지 7E9 파스칼의 장력을 갖도록 형성할 수 있다. 아울러, 열-화학기상증착을 통하여 질화막을 형성할 경우에는 약 600 내지 800℃의 온도 조건에서 NH3 가스와 SiH4 가스를 사용하는 공정 조건으로 조절하는 것이 바람직하다. 또한, 상기 질화막은 150 내지 500Å의 두께를 갖도록 형성하는 것이 바람직하다.
그리고, 상기 제2박막을 형성하기 위한 불순물의 주입에서는 포토레지스트 패턴을 이온 마스크로 사용한다. 즉, 피-모오스 트랜지스터가 형성된 영역을 노출시키는 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 이온 마스크로 사용하여 불순물을 주입하는 것이다. 이와 같이, 상기 불순물의 주입을 통하여 피-모오스 트랜지스터가 형성된 영역에 제2박막을 형성하는 것이다. 상기 불순물의 예로서는 아르곤, 게르마늄 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 둘을 함께 사용할 수도 있다. 또한, 상기 불순물의 주입을 위한 에너지는 상기 제1박막에만 주입되도록 조절하는 것이 바람직하다. 따라서, 상기 제1박막을 약 300Å의 두께를 갖도록 형성한 경우에는 상기 에너지를 12KeV 이하로 조절한 상태에서 상기 불순물의 주입을 실시하는 것이 바람직하다. 그러나, 상기 불순물이 불활성일 경우에는 상기 제1박막 아래의 구조물에 주입되어도 무방하다. 즉, 상기 불활성의 불순물은 반도체 장치의 전기적 특성에 크게 영향을 끼치지 않기 때문이다. 그리고, 상기 제1박막이 장력이 가해지는 질화막인 것이 바람직하기 때문에 상기 제2박막은 압축력이 가해지는 질화막인 것이 바람직하다.
이와 같이, 엔-모오스 트랜지스터 영역 상에는 장력이 가해지는 제1박막을 형성하고, 피-모오스 트랜지스터 영역 상에는 압축력이 가해지는 제2박막을 형성함으로서 전기적 특성이 우수한 반도체 장치를 얻을 수 있다. 특히, 전술한 방법을 보더리스 콘택의 형성에서 식각 저지막인 질화막의 형성에 적용할 경우 우수한 전기적 특성을 갖는 씨-모오스 반도체 장치의 제조가 가능하다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(10) 상에 소자 분리막(12)을 형성한다. 이때, 소자 분리막(12)은 트렌치 소자 분리막을 형성한다. 이어서, 포토레지스트 패턴을 마스크로 사용한 불순물 주입을 번갈아 수행함으로서 엔-모오스 트랜지스터를 형성할 영역에 피-타입의 웰(14a)을 형성하고, 피-모오스 트랜지스터를 형성할 영역에 엔-타입의 웰(14b)을 형성한다. 계속해서, 기판(10) 상에 게이트 산화막, 게이트 폴리 실리콘막 등을 적층한 후, 패터닝하여 게이트 산화막 패턴, 게이트 폴리 실리콘막 패턴 등으로 이루어지는 게이트 패턴들(15a, 15b)을 형성한다. 그리고, 엔-모오스 트랜지스터를 형성할 영역만 노출시키는 포토레지스트 패턴을 형성한 후, 엔-모오스 트랜지스터 영역 상에 형성된 게이트 패턴(15a)을 마스크로 사용하여 n+ 타입의 불순물을 주입시킨다. 이어서, 상기 포토레지스트 패턴을 제거한다. 계속해서, 피-모오스 트랜지스터를 형성할 영역만 노출시키는 포토레지스트 패턴을 형성한 후, 피-모오스 트랜지스터 영역 상에 형성된 게이트 패턴(15b)을 마스크로 사용하여 p+ 타입의 불순물을 주입시킨다. 이어서, 상기 포토레지스트 패턴을 제거한다. 그리고, 게이트 패턴들(15a, 15b)을 갖는 결과물 상에 스페이서 질화막을 형성한 후, 전면 식각을 실시한다. 이에 따라, 게이트 패턴들(15a, 15b)의 측벽에만 질화막이 잔류하는 스페이서(16a, 16b)가 형성된다. 이어서, 엔-모오스 트랜지스터를 형성할 영역만 노출시키는 포토레지스트 패턴을 형성한 후, 엔-모오스 트랜지스터 영역 상에 형성된 게이트 패턴(15a)과 스페이서(16a)를 마스크로 사용하여 n+ 타입의 불순 물을 주입시킨다. 이어서, 상기 포토레지스트 패턴을 제거한다. 이에 따라, 엔-모오스 트랜지스터의 엘디디(LDD) 구조를 갖는 소스/드레인 전극(18a)이 형성된다. 계속해서, 피-모오스 트랜지스터를 형성할 영역만 노출시키는 포토레지스트 패턴을 형성한 후, 피-모오스 트랜지스터 영역 상에 형성된 게이트 패턴(15b)과 스페이서(16b)를 마스크로 사용하여 p+ 타입의 불순물을 주입시킨다. 이어서, 상기 포토레지스트 패턴을 제거한다. 이에 따라, 피-모오스 트랜지스터의 엘디디 구조를 갖는 소스/드레인 전극(18b)이 형성된다.
즉, 기판(10) 상에는 엔-모오스 트랜지스터와 피-모오스 트랜지스터가 형성된다. 이어서, 엔-모오스 트랜지스터와 피-모오스 트랜지스터가 형성된 결과물 상에 실리사이드막을 형성한 후, 통상의 열처리 공정을 실시함으로서 부분적으로 살리사이드막(22)을 형성한다. 즉, 게이트 패턴들(15a, 15b)의 상부 표면과 소스/드레인 전극들(18a, 18b)이 형성된 기판 표면 상에 살리사이드막을 형성하는 것이다.
도 1b를 참조하면, 상기 엔-모오스 트랜지스터와 피-모오스 트랜지스터가 형성된 결과물 상에 약 300Å의 두께를 갖는 질화막(22)을 형성한다. 질화막(22)은 약 200Watt의 파워가 인가되는 조건의 플라즈마 증대-화학기상증착에 의해 형성한다. 따라서, 질화막(22)에는 약 6E9 파스칼의 장력이 가해진다.
도 1c를 참조하면, 상기 질화막(22)을 갖는 기판(10) 상에 포토레지스트막을 형성한 후, 사진 식각 공정을 통하여 상기 포토레지스트막을 피-모오스 트랜지스터가 형성된 영역을 노출시키는 포토레지스트 패턴(23)으로 형성한다. 그리고, 포토레지스트 패턴(23)을 마스크로 사용한 불순물의 주입을 실시한다. 이때, 상기 불순 물은 Ar을 선택하고, 불순물을 주입시키는 에너지는 약 12KeV로 조절한다. 따라서, 상기 피-모오스 트랜지스터가 형성된 영역의 질화막(22)에만 Ar이 주입된다.
이에 따라, 도 1d에 도시된 바와 같이, 상기 피-모오스 트랜지스터가 형성된 영역에는 압축력이 가해지는 질화막(24)이 형성된다. 즉, 장력이 가해지는 질화막(22)에 Ar과 같은 불순물을 주입함으로서 압축력이 가해지는 질화막(24)으로 변환시키는 것이다.
따라서, 상기 엔-모오스 트랜지스터가 형성된 영역에는 장력이 가해지는 질화막(22)이 형성되고, 상기 피-모오스 트랜지스터가 형성된 영역에는 압축력이 가해지는 질화막(24)이 형성된다. 이는, 압축력이 가해지는 질화막(24)이 피-모오스 트랜지스터의 특성을 향상시키고, 장력이 가해지는 질화막(22)이 엔-모오스 트랜지스터의 특성을 향상시키기 때문이다.
이어서, 상기 질화막(22, 24)을 갖는 결과물 상에 층간 절연막을 형성한 후, 통상의 보드리스 콘택을 형성하기 위한 공정을 실시한다. 이때, 상기 질화막(22, 24)은 식각 저지막으로서 액티브 영역과 필드 영역의 경계 부분인 소자 분리막(12)이 손실되는 것을 저지한다.
이와 같이, 본 발명에 의하면 엔-모오스 트랜지스터 영역 상에는 장력이 가해지는 박막을 형성하고, 피-모오스 트랜지스터 영역 상에는 압축력이 가해지는 박막을 형성한다. 즉, 특성이 충분하게 고려된 박막을 형성하는 것이다. 따라서, 본 발명은 반도체 장치의 전기적 신뢰도를 향상시킬 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 반도체 기판의 엔-모오스 트랜지스터 영역 상에 엔-모오스 트랜지스터를 덮도록 형성된 장력(tensile force)이 가해지는 제1박막; 및
    상기 반도체 기판의 피-모오스 트랜지스터 영역 상에 피-모오스 트랜지스터를 덮도록 형성된 압축력(compressive force)이 가해지는 제2박막을 포함하는 반도체 장치의 박막.
  2. 제1항에 있어서, 상기 제1박막과 제2박막은 연속적으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 박막.
  3. 제1항에 있어서, 상기 제1박막과 제2박막은 질화막인 것을 특징으로 하는 반도체 장치의 박막.
  4. 반도체 기판의 엔-모오스 트랜지스터 영역 및 피-모오스 트랜지스터 영역 상의 각각에 엔-모오스 트랜지스터와 피-모오스 트랜지스터를 형성하는 단계;
    상기 반도체 기판 상에 상기 엔-모오스 트랜지스터 및 피-모오스 트랜지스터를 덮도록 장력이 가해지는 제1박막을 형성하는 단계; 및
    상기 제 1 박막의 상기 피-모오스 트랜지스터 영역 상에 형성된 부분을 압축력이 가해지는 제2박막으로 변환하는 단계를 포함하는 반도체 장치의 박막 형성 방법.
  5. 제4항에 있어서, 상기 제1박막은 화학기상증착에 의해 형성하는 질화막인 것 을 특징으로 하는 반도체 장치의 박막 형성 방법.
  6. 제4항에 있어서, 상기 제2박막은 상기 제1박막에 불순물을 주입시켜 형성하는 것을 특징으로 하는 반도체 장치의 박막 형성 방법.
  7. 제6항에 있어서, 상기 불순물은 아르곤, 게르마늄 또는 이들의 혼합물인 것을 특징으로 하는 반도체 장치의 박막 형성 방법.
  8. 반도체 기판에 소자 분리막을 형성하는 단계;
    상기 반도체 기판에 피-타입의 웰을 형성하는 단계;
    상기 반도체 기판에 엔-타입의 웰을 형성하는 단계;
    상기 반도체 기판의 상기 엔-타입의 웰 영역 상에 게이트 전극과 소스/드레인 영역을 포함하는 피-모오스 트랜지스터를 형성하는 단계;
    상기 반도체 기판의 피-타입의 웰 영역에 게이트 전극과 소스/드레인 영역을 포함하는 엔-모오스 트랜지스터를 형성하는 단계;
    상기 피-모오스 및 엔-모오스 트랜지스터의 게이트 전극 상부 표면과 소스/드레인 영역의 기판 표면 상에 살리사이드막을 형성하는 단계;
    상기 반도체 기판 상에 장력을 갖는 제1박막을 상기 엔-모오스 및 피-모오스 트랜지스터를 덮도록 형성하는 단계; 및
    상기 제1박막의 상기 피-모오스 트랜지스터 영역 상에 형성된 부분에만 불순물을 주입하여 압축력이 가해지는 제2박막으로 변환하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1박막은 화학기상증착에 의해 형성하는 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 화학기상증착은 플라즈마 증대-화학기상증착(PE-CVD)이고, 상기 질화막은 100 내지 400Watt의 파워를 사용하여 5E8 내지 7E9 파스칼의 장력을 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서, 상기 화학기상증착은 열-화학기상증착(thermal-CVD)이고, 상기 질화막은 600 내지 800℃의 온도 조건에서 NH3 가스와 SiH4 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 제1박막은 150 내지 500Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 불순물은 아르곤, 게르마늄 또는 이들의 혼합물인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020040017645A 2004-03-16 2004-03-16 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의제조 방법 KR100631998B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040017645A KR100631998B1 (ko) 2004-03-16 2004-03-16 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040017645A KR100631998B1 (ko) 2004-03-16 2004-03-16 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의제조 방법

Publications (2)

Publication Number Publication Date
KR20050092554A KR20050092554A (ko) 2005-09-22
KR100631998B1 true KR100631998B1 (ko) 2006-10-04

Family

ID=37273829

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040017645A KR100631998B1 (ko) 2004-03-16 2004-03-16 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의제조 방법

Country Status (1)

Country Link
KR (1) KR100631998B1 (ko)

Also Published As

Publication number Publication date
KR20050092554A (ko) 2005-09-22

Similar Documents

Publication Publication Date Title
US7402496B2 (en) Complementary metal-oxide-semiconductor device and fabricating method thereof
KR100992036B1 (ko) 응력이 가해진 게이트 금속 실리사이드층을 포함하는고성능 ｍｏｓｆｅｔ 및 그 제조 방법
US7592270B2 (en) Modulation of stress in stress film through ion implantation and its application in stress memorization technique
US7423330B2 (en) Semiconductor device with strain
US20080116525A1 (en) Complementary metal-oxide-semiconductor device
US7863201B2 (en) Methods of forming field effect transistors having silicided source/drain contacts with low contact resistance
US20090315115A1 (en) Implantation for shallow trench isolation (STI) formation and for stress for transistor performance enhancement
WO2011048714A1 (ja) 半導体装置及びその製造方法
JP5310543B2 (ja) 半導体装置の製造方法
JP2009065020A (ja) 半導体装置及びその製造方法
KR100702006B1 (ko) 개선된 캐리어 이동도를 갖는 반도체 소자의 제조방법
JP2007324391A (ja) 半導体装置及びその製造方法
JP5282570B2 (ja) 半導体装置及びその製造方法
KR100752201B1 (ko) 반도체 소자의 제조 방법
US7524777B2 (en) Method for manufacturing an isolation structure using an energy beam treatment
US7211481B2 (en) Method to strain NMOS devices while mitigating dopant diffusion for PMOS using a capped poly layer
KR100631998B1 (ko) 박막과 이의 제조 방법 및 이를 이용한 반도체 장치의제조 방법
KR20110137435A (ko) 반도체 소자의 제조 방법
US7465635B2 (en) Method for manufacturing a gate sidewall spacer using an energy beam treatment
KR100685879B1 (ko) 반도체 소자 및 그 제조방법
KR20050101030A (ko) 반도체 장치의 트렌지스터 형성 방법
US20100025742A1 (en) Transistor having a strained channel region caused by hydrogen-induced lattice deformation
JP5310685B2 (ja) 半導体装置
US20080076227A1 (en) Method for forming a pre-metal dielectric layer using an energy beam treatment
TW200836296A (en) Method of forming strained CMOS transistor

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120823

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150818

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160817

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170818

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180820

Year of fee payment: 13