JP5310685B2 - 半導体装置 - Google Patents
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Description
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記素子分離領域によって画定されたn型の第1活性領域と、
前記n型の第1活性領域上に形成されたp型ゲート電極と、
前記p型ゲート電極を覆って、前記第1活性領域上方に形成された圧縮応力膜と、
前記素子分離領域上方に形成された引張応力膜と、
前記圧縮応力膜上に形成された層間絶縁膜と、
前記層間絶縁膜と前記圧縮応力膜を貫通して前記第1活性領域に達する開口部と、
前記開口部内に形成された導電性プラグと、
を有し、
前記圧縮応力膜の端部は、前記p型ゲート電極のゲート幅方向において、前記素子分離領域と前記第1活性領域との境界上に位置し、
前記引張応力膜の端部は、前記p型ゲート電極のゲート幅方向において、前記境界上に位置し、
前記引張応力膜の端部は、前記p型ゲート電極のゲート長方向において、前記境界上に位置する、半導体装置
が提供される。
pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記pチャネル型トランジスタ領域内にpチャネル型活性領域を画定する素子分離領域と、
前記pチャネル型活性領域を横断して,前記半導体基板上方に形成され、下方にpチャネル領域を画定するpチャネル型ゲート電極構造と、
前記pチャネル型ゲート電極構造を覆って、前記pチャネル型活性領域上方に選択的に形成された圧縮応力膜と、
前記pチャネル型トランジスタ領域の素子分離領域上方に選択的に形成され,前記圧縮応力膜の応力を解放している応力解放領域と、
を有し、前記pチャネル型活性領域上方の前記圧縮応力膜が前記pチャネル領域にゲート長方向の圧縮応力を印加し、前記圧縮応力膜と前記応力解放領域が前記pチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記圧縮応力膜が、窒化シリコン膜である付記1記載の半導体装置。
前記応力解放領域が、イオン注入領域または前記圧縮応力膜を除去した領域で形成される付記1記載の半導体装置。
前記イオン注入領域が、電気的に不活性な不純物イオンを注入された領域である付記3記載の半導体装置。
前記応力解放領域が、前記圧縮応力膜を除去した領域で形成され、さらに前記pチャネル型トランジスタ領域の素子分離領域上に選択的に形成された引張応力膜を有し,前記引張応力膜も前記pチャネル領域にゲート幅方向の引張応力を印加する付記1記載の半導体装置。
前記圧縮応力膜がプラズマCVDで形成された窒化シリコン膜であり,前記引張応力膜が熱CVDで形成された窒化シリコン膜である付記5記載の半導体装置。
前記半導体基板がnチャネル型トランジスタ領域も有し、
前記素子分離領域が、前記nチャネル型トランジスタ領域内にnチャネル型活性領域を画定し、
さらに、
前記nチャネル型活性領域を横断して,前記半導体基板上方に形成され、下方にnチャネル領域を画定するnチャネル型ゲート電極構造と、
前記nチャネル型ゲート電極構造を覆って,前記nチャネル型トランジスタ領域上方に形成された絶縁膜と、
を有する付記1〜4のいずれか1項記載の半導体装置。
前記絶縁膜が窒化シリコン膜である付記7記載の半導体装置。
前記絶縁膜が,引張応力を有する膜であり、前記nチャネル領域にゲート長方向の引っ張り応力を印加する付記8記載の半導体装置。
前記絶縁膜が,前記圧縮応力膜と同一の膜であり,全域で応力が解放されている付記7記載の半導体装置。
pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記pチャネル型トランジスタ領域内にpチャネル型活性領域を画定する素子分離領域と、
前記pチャネル型活性領域を横断して,前記半導体基板上方に形成され、下方にpチャネル領域を画定するpチャネル型ゲート電極構造と、
前記pチャネル型トランジスタ領域の素子分離領域上方に選択的に形成された引張応力膜と、
前記pチャネル型ゲート電極構造を覆って、前記pチャネル型活性領域上方に選択的に形成され,前記引張応力膜と同一膜で形成され、応力が解放されている絶縁膜と、
を有し、前記pチャネル型トランジスタ領域の素子分離領域上方の前記引張応力膜が前記pチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記引張応力膜と,前記絶縁膜とが窒化シリコン膜である付記11記載の半導体装置。
前記半導体基板がnチャネル型トランジスタ領域も有し、
前記素子分離領域が、前記nチャネル型トランジスタ領域内にnチャネル型活性領域を画定し、
さらに、
前記nチャネル型活性領域を横断して,前記半導体基板上方に形成され、下方にnチャネル領域を画定するnチャネル型ゲート電極構造と、
前記nチャネル型ゲート電極構造を覆って,前記nチャネル型トランジスタ領域上方に形成され,前記引張応力膜と同一膜で形成された引張応力膜と、
を有する付記11記載の半導体装置。
前記半導体基板が、(001)面を有するシリコン基板であり、前記ゲート長方向が〈110〉方向である付記1〜13のいずれか1項記載の半導体装置。
nチャネル型トランジスタ領域、pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記nチャネル型トランジスタ領域内にn−MOS活性領域を画定し、前記pチャネル型トランジスタ領域内にp−MOS活性領域を画定する素子分離領域と、
前記n−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され,下方にn−MOSチャネル領域を画定するn−MOSゲート電極構造と、
前記p−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され、下方にp−MOSチャネル領域を画定するp−MOSゲート電極構造と、
前記n−MOSゲート電極構造、p−MOSゲート電極構造を覆って、前記半導体基板上方に形成され,引張応力を有するコンタクトエッチストッパ膜と、
前記pチャネル型トランジスタ領域のp−MOS活性領域上方で選択的に前記コンタクトエッチストッパ膜中に形成され,前記コンタクトエッチストッパ膜の応力を解放する応力解放領域と、
を有し、前記nチャネル型トランジスタ領域上方のコンタクトエッチストッパ膜が前記n−MOSチャネル領域のゲート長方向に引張応力を印加し,前記pチャネル型トランジスタ領域の前記応力解放領域が前記p−MOSチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記応力解放領域が、イオン注入領域で形成される付記15記載の半導体装置。
nチャネル型トランジスタ領域、pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記nチャネル型トランジスタ領域内にn−MOS活性領域を画定し、前記pチャネル型トランジスタ領域内にp−MOS活性領域を画定する素子分離領域と、
前記n−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され、下方にn−MOSチャネル領域を画定するn−MOSゲート電極構造と、
前記p−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され、下方にp−MOSチャネル領域を画定するp−MOSゲート電極構造と、
前記n−MOSゲート電極構造を覆って,前記nチャネル型トランジスタ領域上方に形成され、引張応力を有する第1コンタクトエッチストッパ膜と、
前記pチャネル型トランジスタ領域を覆って,前記pチャネル型トランジスタ領域上方に形成され,圧縮応力を有する第2コンタクトエッチストッパ膜と、
前記pチャネル型トランジスタ領域の前記素子分離領域上方で選択的に前記第2コンタクトエッチストッパ膜中に形成され,前記第2コンタクトエッチストッパ膜の圧縮応力を解放する応力解放領域と、
を有し、前記第1コンタクトエッチストッパ膜が前記n−MOSチャネル領域のゲート長方向に引張応力を印加し、前記p−MOS活性領域上方の第2コンタクトエッチストッパ膜が前記p−MOSチャネル領域にゲート長方向の圧縮応力を印加し、前記応力解放領域と前記p−MOS活性領域上方の第2コンタクトエッチストッパ膜とが前記p−MOSチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記応力解放領域が,前記第2コンタクトエッチストッパ膜が除去された領域またはイオン注入領域で形成されている付記17記載の半導体装置。
nチャネル型トランジスタ領域、pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記nチャネル型トランジスタ領域内にn−MOS活性領域を画定し、前記pチャネル型トランジスタ領域内にp−MOS活性領域を画定する素子分離領域と、
前記n−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され,下方にn−MOSチャネル領域を画定するn−MOSゲート電極構造と、
前記p−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され、下方にp−MOSチャネル領域を画定するp−MOSゲート電極構造と、
前記n−MOSゲート電極構造、p−MOS電極構造を覆って、前記半導体基板上方に形成され,圧縮応力を有するコンタクトエッチストッパ膜と、
前記nチャネル型トランジスタ領域の全域と、前記pチャネル型トランジスタ領域の素子分離領域上方で選択的に前記コンタクトエッチストッパ膜中に形成され,前記コンタクトエッチストッパ膜の応力を解放する応力解放領域と、
を有し、前記pチャネル型トランジスタ領域上方の前記コンタクトエッチストッパ膜が前記p−MOSチャネル領域のゲート長方向に圧縮応力を印加し、前記p−MOS活性領域上方のコンタクトエッチストッパ膜と前記応力解放領域が前記p−MOSチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記応力解放領域が、イオン注入領域で形成されている付記19記載の半導体装置。
nチャネル型トランジスタ領域、pチャネル型トランジスタ領域を有する半導体基板と、
前記半導体基板表面部に形成され、前記nチャネル型トランジスタ領域内にn−MOS活性領域を画定し、前記pチャネル型トランジスタ領域内にp−MOS活性領域を画定する素子分離領域と、
前記n−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され,下方にn−MOSチャネル領域を画定するn−MOSゲート電極構造と、
前記p−MOS活性領域の中間部を横断して,前記半導体基板上方に形成され、下方にp−MOSチャネル領域を画定するp−MOSゲート電極構造と、
前記nチャネル型トランジスタ領域と前記pチャネル型トランジスタ領域の素子分離領域を覆って、前記半導体基板上方に形成され、引張応力を有する第1コンタクトエッチストッパ膜と、
前記p−MOS活性領域を覆って,前記半導体基板上方に形成され、圧縮応力を有する第2コンタクトエッチストッパ膜と、
を有し、前記第1コンタクトエッチストッパ膜が前記n−MOSチャネル領域のゲート長方向に引張応力を印加し、前記第2コンタクトエッチストッパ膜が前記p−MOSチャネル領域にゲート長方向の圧縮応力を印加し、前記pチャネル型トランジスタ領域の素子分離領域上の第1コンタクトエッチストッパ膜と前記p−MOS活性領域上の第2コンタクトエッチストッパ膜とが、前記p−MOSチャネル領域にゲート幅方向の引張応力を印加する半導体装置。
前記素子分離領域が、前記pチャネル型トランジスタ領域に前記p−MOS活性領域と、隣接する他のp−MOS活性領域とを画定し、前記応力解放領域が、前記p−MOS活性領域と前記他のp−MOS活性領域のゲート幅方向に関して前記素子分離領域上に形成されている付記17〜20のいずれか1項記載の半導体装置。
前記イオン注入領域が、電気的に不活性な不純物イオンを注入された領域である付記16、18、20のいずれか1項記載の半導体装置。
前記半導体基板が、(001)面を有するシリコン基板であり、前記ゲート長方向が〈110〉方向である付記15〜23のいずれか1項記載の半導体装置。
CS 圧縮応力膜
V 応力解放箇所
Sub 半導体基板
AR 活性領域
G ゲート電極構造
SW サイドウォール
11 シリコン基板
13 pウエル
14 nウエル
15 ゲート絶縁膜
16 多結晶シリコン膜
18 n型ソース/ドレイン拡散層
19 p型ソース/ドレイン拡散層
21 引張応力内蔵窒化シリコン膜
Ex エクステンション領域
23 層間絶縁膜
25 導電性プラグ
27 層間絶縁膜
28 銅配線
30 層間絶縁膜
31 デュアルダマシン銅配線
32 圧縮応力内蔵窒化シリコン膜
PR レジストパターン
Claims (4)
- 半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記素子分離領域によって画定されたn型の第1活性領域と、
前記n型の第1活性領域上に形成されたp型ゲート電極と、
前記p型ゲート電極を覆って、前記第1活性領域上方に形成された圧縮応力膜と、
前記素子分離領域上方に形成された引張応力膜と、
前記圧縮応力膜上に形成された層間絶縁膜と、
前記層間絶縁膜と前記圧縮応力膜を貫通して前記第1活性領域に達する開口部と、
前記開口部内に形成された導電性プラグと、
を有し、
前記圧縮応力膜の端部は、前記p型ゲート電極のゲート幅方向において、前記素子分離領域と前記第1活性領域との境界上に位置し、
前記引張応力膜の端部は、前記p型ゲート電極のゲート幅方向において、前記境界上に位置し、
前記引張応力膜の端部は、前記p型ゲート電極のゲート長方向において、前記境界上に位置する、半導体装置。 - 半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記素子分離領域によって画定されたn型の第1活性領域と、
前記n型の第1活性領域上に形成されたp型ゲート電極と、
前記p型ゲート電極を覆って、前記第1活性領域上方に形成された圧縮応力膜と、
前記素子分離領域上方に形成された引張応力膜と、
前記圧縮応力膜上に形成された層間絶縁膜と、
前記層間絶縁膜と前記圧縮応力膜を貫通して前記第1活性領域に達する開口部と、
前記開口部内に形成された導電性プラグと、
を有し、
前記圧縮応力膜の端部は、前記p型ゲート電極のゲート幅方向において、前記素子分離領域と前記第1活性領域との境界上に位置し、
前記引張応力膜の端部は、前記p型ゲート電極のゲート幅方向において、前記境界上に位置し、
前記圧縮応力膜の端部は、前記p型ゲート電極のゲート長方向において、前記境界上に位置する、半導体装置。 - 半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記素子分離領域によって画定されたn型の第1活性領域と、
前記n型の第1活性領域上に形成されたp型ゲート電極と、
前記p型ゲート電極を覆って、前記第1活性領域上方に形成された圧縮応力膜と、
前記素子分離領域上方に形成された引張応力膜と、
前記圧縮応力膜上に形成された層間絶縁膜と、
前記層間絶縁膜と前記圧縮応力膜を貫通して前記第1活性領域に達する開口部と、
前記開口部内に形成された導電性プラグと、
を有し、
前記圧縮応力膜の端部は、前記p型ゲート電極のゲート幅方向において、前記素子分離領域と前記第1活性領域との境界上に位置し、
前記引張応力膜の端部は、前記p型ゲート電極のゲート幅方向において、前記境界上に位置し、
前記引張応力膜の端部は、前記p型ゲート電極のゲート長方向において、前記境界上に位置し、
前記圧縮応力膜の端部は、前記p型ゲート電極のゲート長方向において、前記境界上に位置する、
半導体装置。 - 前記素子分離領域が、前記半導体基板内にp型の第2活性領域を画定し、
さらに、
前記p型の第2活性領域上に形成されたn型ゲート電極と、
を有し、
前記引張応力膜は、前記n型ゲート電極を覆って,前記第2活性領域上方から素子分離領域上方に延在する、
ことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
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JP2010216640A JP5310685B2 (ja) | 2010-09-28 | 2010-09-28 | 半導体装置 |
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Family Applications (1)
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