KR20050101030A - 반도체 장치의 트렌지스터 형성 방법 - Google Patents
반도체 장치의 트렌지스터 형성 방법 Download PDFInfo
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Abstract
반도체 장치의 트렌지스터 형성 방법이 개시된다. 기판 상에 게이트 산화막 및 게이트 폴리 실리콘막을 순차적으로 적층한 후, 패터닝을 실시하여 상기 기판의 제1영역에는 제1게이트 패턴과 얕은 접합의 제1확산 영역을 형성하고, 제2영역에는 제2게이트 패턴과 얕은 접합의 제2확산 영역을 형성한다. 이때, 제1확산 영역과 제2확산 영역을 형성하기 위한 이온 주입에서는 포토레지스트 패턴을 이온 마스크로 사용한다. 이어서, 제1게이트 스페이서와 제2게이트 스페이서를 형성한 후, 상기 제1확산 영역에 제1소스/드레인 패턴을 형성하고, 상기 제2확산 영역에 제2소스/드레인 패턴을 형성한다. 이와 같이, 얕은 접합 영역을 형성하기 위한 이온 주입에서 게이트 패턴 뿐만 아니라 포토레지스트 패턴까지도 이온 주입의 마스크로 사용하으로서 게이트 전극을 통하여 B가 기판까지 침투하는 것을 적절하게 저지할 수 있다.
Description
본 발명은 반도체 장치의 트렌지스터 형성 방법에 관한 것으로서, 보다 상세하게는 엘디디(LDD : lightly doped drain) 구조를 갖는 반도체 장치의 트렌지스터 형성 방법에 관한 것이다.
반도체 장치가 고집적화되어 감에 따라 트렌지스터의 게이트 패턴의 선폭 크기가 점점 감소되고 있다. 이에 따라, 상기 트랜지스터의 채널의 길이가 짧아져서 발생되는 쇼트 채널 효과(short channel effect)에 의해 상기 트랜지스터의 특성이 저하되는 상황이 빈번하게 발생한다. 마찬가지로, 소스/드레인 패턴의 형성에서 접합 깊이(junction depth)가 깊어짐에 따라 부수적으로 발생하는 채널 방향으로의 불순물 분포 및 확산에 의해 상기 쇼트 채널 효과가 빈번하게 발생하기도 한다.
따라서, 상기 트렌지스터를 형성할 때 얕은 접합(shallow junction) 구조를 갖는 소스/드레인 패턴의 형성이 필요하다. 때문에, 종래에는 소스/드레인 패턴의 형성을 위하여 실시하는 이온 주입에서 보론과 같은 불순물의 주입 에너지를 감소시키거나 상기 보론의 소스로서 질량이 큰 BF2
+를 사용함으로서 상대적으로 얕은 접합을 갖는 소스/드레인 패턴을 형성시키고 있다.
그러나, 상기 BF2
+를 사용할 경우 게이트 영역에 함께 주입되는 F에 의해 B가 기판으로 침투하는 문제점이 빈번하게 발생한다. 때문에, 종래의 방법을 통하여 엘디디 구조를 갖는 트렌지스터를 형성할 경우 문턱 전압의 변화 및 반도체 장치의 전기적 신뢰도가 저하되는 문제점이 있다.
본 발명의 목적은 BF2
+를 사용하여 엘디디 구조의 트렌지스터를 형성할 때 B가 기판으로 침투하는 것을 억제하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 트렌지스터 형성 방법은,
기판 상에 게이트 산화막 및 게이트 폴리 실리콘막을 순차적으로 적층하는 단계;
엔모오스 트랜지스터의 게이트 전극 패턴을 형성하기 위하여 엔모오스의 게이트 및 피모오스를 가리는 포토레지스트 패턴을 식각 마스크로 사용하여 식각함으로서 상기 기판에 엔모오스 게이트 패턴 형성하는 단계;
상기 엔모오스 게이트 패턴을 형성하기 위한 포토레지스트 패턴을 이온 주입 마스크로 사용한 이온 주입을 실시하여 상기 엔모오스 게이트 패턴과 인접하는 기판에 얕은 접합의 엔모오스 엘디디 영역을 형성하는 단계;
피모오스 트랜지스트의 게이트 전극 패턴을 형성하기 위하여 피모오스 게이트 및 엔모오스를 가리는 포토레지스트 패턴을 식각 마스크로 사용하여 식각함으로서 상기 기판에 피모오스 게이트 패턴을 형성하는 단계;
상기 피모오스 게이트 패턴을 형성하기 위한 포토레지스트 패턴을 이온 주입 마스크로 사용한 이온 주입을 실시하여 상기 피오모스 게이트 패턴과 인접하는 기판에 얕은 접합의 피오모스 엘디디 영역을 형성하는 단계;
상기 엔모오스 및 피모오스 게이트 패턴의 측벽에 스페이서를 형성하는 단계;
상기 피모오스 영역을 가리는 포토레지스트 패턴과 엔모오스 게이트 패턴 및 스페이서를 이온 주입 마스크로 사용한 이온 주입을 실시하여 엔모오스의 LDD영역에 깊은 접합의 소스/드레인 영역을 형성하는 단계: 및
상기 엔모오스 영역을 가리는 포토레지스트 패턴과 피모오스 게이트 패턴 및 스페이서를 이온 주입 마스크로 사용한 이온 주입을 실시하여 피모오스의 LDD 영역에 깊은 접합의 소스/드레인 영역을 형성하는 단계를 포함한다.
그리고, 상기 피모오스의 엘디디 및 깊은 접합의 소스/드레인 영역을 형성하기 위한 이온 주입은 보론 특히, BF2
+를 소스로 사용하고, 10KeV 이하의 에너지로 5E13 내지 1E16atoms/cm2의 도즈량을 갖도록 실시하는 것이 바람직하다.
아울러, 상기 엔모오스의 엘디디 및 깊은 접합의 이온 주입에서는 아르제닉 또는 포스포러스를 소스로 사용하는 것이 바람직하다.
이와 같이, 본 발명의 경우에는 얕은 접합 영역을 형성하기 위한 이온 주입에서 게이트 패턴 정의하기 위한 포토레지스트 패턴을 엘디디 영역을 형성하기 위한 이온 주입에서 이온 주입 마스크로도 사용한다. 따라서, 피모오스의 게이트 전극에 F가 도입되지 않게 함으로서 B가 기판까지 침투하는 것을 적절하게 저지할 수 있다.
한편, 상기 엔모오스 및 피모오스 영역에서의 게이트 패턴의 형성과 엘디디 영역 및 깊은 접합의 소스/드레인 영역을 형성하는 공정 순서는 서로 바뀌어도 무방하다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 장치의 트렌지스터 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(10)을 마련한다. 그리고, 상기 기판(10)의 소자간 분리를 위한 트렌치 소자 분리막(STI)(12)을 형성시킨다. 이와 같이, 소자 분리를 위해 상기 트렌치 소자 분리막(12)을 사용하는 것은 필드 산화막보다 고집적화에 더 적합하기 때문이다. 상기 트렌치 소자 분리막(12)의 경우에는 적층, 식각 및 평탄화 공정 등의 패터닝 공정을 수행함으로서 얻을 수 있다. 이어서, 상기 기판(10)에 엔모오스 및 피모오스 트랜지스터의 웰(well) 형성을 위한 이온 주입을 실시한다. 여기서, 피-모오스(P-MOS) 트렌지스터를 형성할 경우에는 엔-웰(n-wall)을 형성하고, 엔-모오스(N-MOS) 트렌지스터를 형성할 경우에는 피-웰(p-well)을 형성한다. 그리고, 상기 엔-웰의 경우에는 불순물로서 주로 포스포러스(phosphorus) 또는 아르제닉(arsenic)을 선택하고, 상기 피-웰의 경우에는 불순물로서 주로 보론을 선택한다. 이와 같이, 상기 기판(10)에 웰을 형성한 후, 상기 기판(10) 상에 게이트 산화막(14) 및 게이트 폴리 실리콘막(16)을 순차적으로 적층한다. 이때, 상기 게이트 폴리 실리콘막(16)은 약 500 내지 2,500Å의 두께를 갖도록 형성한다.
도 1b를 참조하면, 상기 게이트 폴리 실리콘막(16) 상에 포토레지스트막을 형성한다. 그리고, 사진 식각 공정을 실시하여 피모오스 영역 및 엔모오스 영역의 게이트 패턴을 가리는 포토레지스트 패턴(20)을 형성한다. 이어서, 상기 포토레지스트 패턴(20)을 식각 마스크로 사용하여 상기 엔모오스 영역의 게이트 폴리 실리콘막(16) 및 게이트 산화막(14)을 식각함으로서 상기 엔모오스 영역에 게이트 폴리 실리콘막 패턴(16a)과 게이트 산화막 패턴(14a)으로 이루어지는 게이트 패턴 즉, 게이트 전극(18)을 형성한다. 그리고, 남아있는 상기 포토레지스트 패턴(20)을 이온 주입 마스크로 사용하여 엔모오스의 엘디디 영역을 얻기 위한 이온 주입을 실시한다. 이에 따라, 상기 엔모오스의 게이트 전극(18)과 인접하는 기판에 얕은 접합의 엔모오스 엘디디 영역(22a)이 형성된다. 여기서,상기 엔모오스의 엘디디 영역(22a)은 포스포러스 또는 아르제닉을 주입시킨다. 계속해서, 상기 포토레지스트 패턴(20)을 제거한다.
도 1c를 참조하면, 상기 엔모오스 게이트 전극(18) 및 엘디디 영역(22a)이 형성된 결과물을 갖는 기판(10) 상에 포토레지스트막을 형성한다. 그리고, 사진 식각 공정을 실시하여 피모오스 영역의 게이트 전극과 엔모오스 영역이 가려지는 포토레지스트 패턴(22)을 형성한다. 이어서, 상기 포토레지스트 패턴(22)을 식각 마스크로 사용한 패터닝을 실시하여 상기 게이트 폴리 실리콘막(16) 및 게이트 산화막(14)을 게이트 폴리 실리콘막 패턴(16b) 및 게이트 산화막 패턴(14b)으로 형성한다. 이에 따라, 상기 피모오스 영역에 게이트 폴리 실리콘막 패턴(16b) 및 게이트 산화막 패턴(14b)으로 이루어지는 게이트 패턴 즉, 게이트 전극(19)이 형성된다. 그리고, 남아있는 상기 포토레지스트 패턴(22)을 이온 주입 마스크로 사용한 이온 주입을 실시하여 피오모스 영역의 게이트 전극(19)과 인접하는 기판에 얕은 접합의 피오모스 엘디디 영역(22b)을 형성한다. 여기서, 상기 엘디디 영역(22b)을 형성하기 위한 이온 주입은 BF2
+를 소스로 사용하고, 10KeV 이하의 에너지로 5E13 내지 1E16atoms/cm2의 도즈량을 갖도록 실시한다. 계속해서, 상기 포토레지스트 패턴(22)을 제거한다.
이후, 리옥시데이션(reoxidation)을 실시한다. 상기 리옥시데이션은 약 750 내지 950℃의 온도 분위기에서 실시하거나, 600 내지 700℃의 온도에서 산소 또는 산소와 수소가 포함된 분위기에서 제1열처리를 실시하여 50Å 이하의 산화막을 형성한다. 계속해서, 800 내지 950℃의 온도 분위기에서 제2처리를 실시할 수도 있다.
도 1d를 참조하면, 상기 엔모오스의 게이트 전극(18)과 피모오스의 게이트 전극(19)을 갖는 기판(10) 상에 게이트 스페이서를 형성하기 위한 박막을 적층한다. 이때, 상기 박막은 주로 산화막과 질화막이 조합된 박막 예를 들면, 질화막/산화/게이트 또는 산화막/질화막/산화막/게이트로 이루어지는 박막을 선택한다. 이어서, 전면 식각을 실시하여 엔모오스의 게이트 전극(18)과 피오모스의 게이트 전극(19) 각각의 측벽에 엔모오스 게이트 전극용 스페이서(24)와 피모오스 게이트 전극용 스페이서(25)를 형성시킨다.
도 1e 및 도 1f를 참조하면, 기판(10) 상에 포토레지스트 패턴(30)을 형성한다. 이때, 상기 포토레지스트 패턴(30)은 피모오스 영역을 가린다. 이에 따라, 상기 포토레지스트 패턴(30)과 엔모오스의 게이트 전극(18) 및 스페이서(24)를 이온 주입 마스크로 사용한 이온 주입을 실시하여 엔모오스 영역의 게이트 전극(18)을 도핑시키고, 깊은 접합의 소스/드레인 영역(28a)을 형성시킨다. 계속해서, 상기 포토레지스트 패턴(30)을 제거한다.
이어서, 엔모오스 영역을 가리는 포토레지스트 패턴(32)을 기판 상에 형성한다. 그리고, 상기 포토레지스트 패턴(32)과 피오모스의 게이트 전극(19) 및 스페이서(25)를 이온 주입 마스크로 사용한 이온 주입을 실시하여 피모오스 영역의 게이트 전극(19)을 도핑시키고, 깊은 접합의 소스/드레인 영역(28b)을 형성시킨다. 계속해서, 상기 포토레지스트 패턴(32)을 제거한다.
그리고, 질소 또는 아르곤 분위기에서 900℃ 이상의 열처리를 실시하여 상기 엔모오스 영역과 피모오스 영역의 게이트 전극들(18, 19)과 엘디디 영역(22a, 22b) 및 깊은 접합의 소스/드레인 영역(28a, 28b)에 이온 주입시킨 불순물을 확산시키고, 활성화시킨다. 이때, 상기 열처리는 폴리 실리콘 재질의 박막에서는 확산이 용이하게 이루어지지만, 기판 영역에서는 확산이 잘 이루어지지 않도록 공정 조건을 조절한다.
본 발명에 의하면, BF2
+를 사용하여 엘디디 구조의 피모오스 트랜지스터를 형성할 때 게이트 전극 영역에 이온 주입된 F에 의해 B가 기판으로 침투하는 것을 충분하게 저지하여 문턱 전압의 변화를 막을 수 있으면, 이로 인한 게이트 산화막 패턴의 신뢰성 저하도 막을 수 있다.
또한, 본 발명의 경우에는 2번의 포토레지스트 패턴을 형성하는 공정을 실시하기 때문에 공정의 단순화를 도모할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 장치의 트렌지스터 형성 방법을 설명하기 위한 단면도들이다.
Claims (2)
- 기판 상에 게이트 산화막 및 게이트 폴리 실리콘막을 순차적으로 적층하는 단계;엔모오스 트랜지스터의 게이트 전극 패턴을 형성하기 위하여 엔모오스의 게이트 및 피모오스를 가리는 포토레지스트 패턴을 식각 마스크로 사용하여 식각함으로서 상기 기판에 엔모오스 게이트 패턴 형성하는 단계;상기 엔모오스 게이트 패턴을 형성하기 위한 포토레지스트 패턴을 이온 주입 마스크로 사용한 이온 주입을 실시하여 상기 엔모오스 게이트 패턴과 인접하는 기판에 얕은 접합의 엔모오스 엘디디 영역을 형성하는 단계;피모오스 트랜지스트의 게이트 전극 패턴을 형성하기 위하여 피모오스 게이트 및 엔모오스를 가리는 포토레지스트 패턴을 식각 마스크로 사용하여 식각함으로서 상기 기판에 피모오스 게이트 패턴을 형성하는 단계;상기 피모오스 게이트 패턴을 형성하기 위한 포토레지스트 패턴을 이온 주입 마스크로 사용한 이온 주입을 실시하여 상기 피오모스 게이트 패턴과 인접하는 기판에 얕은 접합의 피오모스 엘디디 영역을 형성하는 단계;상기 엔모오스 및 피모오스 게이트 패턴의 측벽에 스페이서를 형성하는 단계;상기 피모오스 영역을 가리는 포토레지스트 패턴과 엔모오스 게이트 패턴 및 스페이서를 이온 주입 마스크로 사용한 이온 주입을 실시하여 엔모오스의 LDD영역에 깊은 접합의 소스/드레인 영역을 형성하는 단계: 및상기 엔모오스 영역을 가리는 포토레지스트 패턴과 피모오스 게이트 패턴 및 스페이서를 이온 주입 마스크로 사용한 이온 주입을 실시하여 피모오스의 LDD 영역에 깊은 접합의 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 트랜지스터 형성 방법.
- 제1항에 있어서, 상기 피모오스의 엘디디 영역을 형성하기 위한 이온 주입은 BF2 +를 소스로 사용하고, 10KeV 이하의 에너지로 5E13 내지 1E16atoms/cm2의 도즈량을 갖도록 실시하는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
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2004
- 2004-04-16 KR KR1020040026295A patent/KR20050101030A/ko not_active Application Discontinuation
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