KR20050059825A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관해 개시한 것으로서, NMOS영역 및 PMOS영역이 구비된 반도체기판을 제공하는 단계와, 기판 전면에 질화산화막 및 제 1폴리실리콘 게르마늄막/폴리실리콘막/제 2폴리실리콘 게르마늄막의 3중 적층 구조의 게이트용 적층막을 차례로 형성하는 단계와, NMOS영역의 게이트용 적층막에 선택적으로 N형 불순물을 이온주입하는 단계와, 구조 전면에 제 1열처리를 실시하여 상기 NMOS영역의 게이트용 적층막의 게르마늄이온을 1차 재분포시키는 단계와, 제 1열처리 공정이 완료된 적층막을 선택 식각하여 P형 게이트 및 게르마늄 농도가 각각 다르게 분포된 N형 게이트를 형성하는 단계와, 결과물에 제 2열처리를 실시하여 상기 게르마늄이온을 2차 재분포시키는 단계와, N형 및 P형 게이트의 양측 하부 기판에 각각의 N형/P형 엘디디 및 N형/P형 소오스/드레인을 형성하는 단계와, N형/P형 소오스/드레인을 포함한 기판 전면에 제 3열처리를 실시하여 상기 게르마늄이온을 3차 재분포시키는 단계와, N형 및 P형 소오스/드레인과 상기 NMOS용 게이트 및 PMOS용 게이트 표면에 각각 선택적으로 살리사이드막을 형성하는 단계를 포함한다.

Description

반도체소자의 제조방법{method for fabricating semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 N형 및 P형 게이트 물질로서 폴리실리콘막과 게르마늄막이 첨가된 폴리실리콘막의 적층 구조를 적용하고 N형 게이트 및 P형 게이트의 불순물 농도 분포를 다르게 함으로써, P형 게이트 내의 보론이온이 게이트산화막 및 채널영역으로 침투되는 것을 방지하고 PDE(Poly Depletion Effect) 현상을 개선시킬 수 있는 반도체소자의 제조방법을 제공하려는 것이다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 반도체소자의 제조방법은, 도 1a에 도시된 바와 같이, NMOS영역과 PMOS영역이 구비된 반도체기판(1)에 소자간 격리를 위해 STI(Shallow Trench Isolation)공정을 진행하여 소자격리막(2)을 형성하고, 이온주입 공정을 거쳐 각각의 P웰(3a) 및 N웰(3b)을 형성한다. 이때, 상기 STI공정과 이온주입 공정 순서를 바꿔 진행해도 무관하다.
이어, 상기 P웰(3a) 및 N웰(3b)을 포함한 기판 전면에 문턱전압 조절을 위해 선택적으로 각각의 P형 및 N형 불순물을 차례로 이온주입하고 나서, 열처리를 실시하여 상기 이온주입된 N형 또는 P형 불순물을 활성화시킨다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 결과의 기판 전면에 산화막(4) 및 폴리실리콘막(5)을 차례로 형성한 다음, 상기 폴리실리콘막(5) 위에 감광막(미도시)을 도포하고 노광 및 현상하여 N형 게이트영역(미도시) 및 P형 게이트영역(미도시)을 덮는 제 1감광막 패턴(20)을 형성한다. 이때, 상기 산화막(4)은 산소가스와 수소가스를 사용하여 성장방식으로 형성한다. 또한, 상기 폴리실리콘막(5)은 590∼630℃온도에서 1800∼2500Å두께로 형성한다.
이 후, 도 1c에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하여 상기 폴리실리콘막 및 산화막을 식각하여 각각의 N형 게이트(5a) 및 P형 게이트(5b)를 형성한다. 도면부호 4a및 4b는 각각 게이트산화막을 나타낸 것이다.
이어, 상기 감광막 패턴을 제거한다. 그런 다음, 상기 결과물 위에 PMOS영역을 덮고 NMOS영역을 노출시키는 제 2감광막 패턴(22)을 형성하고 나서, 상기 제 2감광막 패턴(22)을 마스크로 하여 NMOS영역에 N형 불순물을 저농도로 이온주입하여 N형 게이트(5a)의 양측 하부 기판에 N형 엘디디(Lightly Dopde Drain)(6a)를 형성한다. 이때, 상기 N형 불순물로는 As75를 예로 들 수 있다.
그런 다음, 상기 제 2감광막 패턴을 제거한다. 이후, 도 1d에 도시된 바와 같이, 상기 N형 엘디디(6a)를 포함한 기판 전면에 PMOS영역을 노출시키고 NMOS영역을 덮는 제 3감광막 패턴(24)을 형성하고 나서, 상기 제 3감광막 패턴(24)을 마스크로 하여 PMOS영역에 P형 불순물을 저농도로 이온주입하여 P형 게이트(5b)의 양측 하부 기판에 P형 엘디디(6b)를 형성한다. 이때, 상기 P형 불순물로는 BF2를 예로 들 수 있다.
이어, 제 3감광막 패턴을 제거한다. 그런 다음, 도 1e에 도시된 바와 같이, P형 엘디디(6b)를 포함한 기판 상에 저압 실리콘 산화막(미도시)과 실리콘 질화막(미도시)을 차례로 형성한 후, 상기 막들을 에치백(etch back)하여 P형 게이트(5b) 및 N형 게이트(5b)의 양측에 각각 제 1및 제 2스페이서(7a)(7b)를 형성한다.
그런 다음, 상기 제 1및 제 2스페이서(7a)(7b)를 포함한 기판 상에 제 2감광막 패턴과 동일한 형상의 제 4감광막 패턴(26)을 형성하고 나서, 상기 제 4감광막 패턴(26)을 마스크로 하여 NMOS영역에 N형 불순물을 고농도로 이온주입하여 제 1및 제 2스페이서(7a)(7b)를 포함한 게이트(5a)의 양측 하부 기판에 N형 소오스/드레인(8a)을 형성한다.
그런 다음, 제 4감광막 패턴을 제거한다. 이후, 도 1f에 도시된 바와 같이, N형 소오스/드레인(8a)을 포함한 기판 상에 제 3감광막 패턴과 동일한 형상의 제 5감광막 패턴(28)을 형성하고 나서, 상기 제 5감광막 패턴(28)을 마스크로 하여 기판 전면에 P형 불순물을 고농도로 이온주입하여 P형 소오스/드레인(8b)을 형성한다.
이 후, 제 5감광막 패턴을 제거한다. 이어, 상기 결과의 기판 전면에 열처리(미도시)를 실시하여 상기 N형 및 P형게이트(5a)(5b)에 주입된 불순물 및 N형 및 N형 및 P형의 소오스/드레인(8a)(8b) 내의 불순물을 활성화시킨다.
그런 다음, 도 1g에 도시된 바와 같이, 상기 결과물 전면에 고융점 금속, 예를들면, Co, Ti등의 물질을 증착하여 실리사이드 형성용 물질층(미도시)을 형성하고 나서, 상기 실리사이드 형성용 물질층(미도시)을 열처리 공정을 진행하여 N형 게이트(5a), P형 게이트(5b), N형 소오스/드레인(8a) 및 P형 소오스/드레인(8b) 표면에 각각 선택적으로 살리사이드막(9)을 형성한다. 이때, 상기 실리사이드막(9)은 이 후의 게이트 전극의 배선 공정 시 접촉저항을 낮추기 위해 자기정렬 실리사이드 공정으로 진행한다. 한편, 미반응의 실리사이드 형성용 물질층을 습식 식각하여 제거한다.
그러나, 종래의 기술에서는 게이트로서 불순물의 용해도가 낮은 폴리실리콘막을 적용하고, 게이트산화막으로서 산소와 수소 가스를 이용하여 산화막을 성장시킨 물질을 적용하는 경우, 후속 공정인 N형 및 P형 엘디디 형성용 이온주입 공정과 N형 및 P형 소오스/드레인 형성용 이온주입 공정 시, P형 게이트 내로 주입된 보론 이온이 후속 열처리 공정에서 게이트산화막을 통과하여 채널영역 안쪽으로 침투해 채널영역의 도핑 농도를 변화시켜 문턱 전압이 변동된다. 이로써, 소자의 신뢰성이 저하된다.
따라서, 이러한 문제로 인해, 후속 열처리 온도를 충분히 높일 수 없어 P형게이트 전극 내에 주입된 불순물들의 충분한 활성화가 어려워 원하지 않는 전기적 게이트산화막의 두께 증가로 문턱전압이 증가되는 PDE(Poly Depletion Effect)현상이 발생된다. 이때, 후속 열처리 온도가 낮으면 소자 접합 깊이(junction depth)의 감소00로 인해 접합 누설전류가 증가되는 문제점도 발생된다.
상기 문제점을 해결하고자, 본 발명의 목적은 P형 게이트 내의 보론이온이 게이트산화막 및 채널영역으로 침투되는 것을 방지하고, 또한 PDE현상을 개선시킬 수 있는 반도체소자의 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 제조방법은 NMOS영역 및 PMOS영역이 구비된 반도체기판을 제공하는 단계와, 기판 전면에 질화산화막 및 제 1폴리실리콘 게르마늄막/폴리실리콘막/제 2폴리실리콘 게르마늄막의 3중 적층 구조의 게이트용 적층막을 차례로 형성하는 단계와, NMOS영역의 게이트용 적층막에 선택적으로 N형 불순물을 이온주입하는 단계와, 구조 전면에 제 1열처리를 실시하여 상기 NMOS영역의 게이트용 적층막의 게르마늄이온을 1차 재분포시키는 단계와, 제 1열처리 공정이 완료된 적층막을 선택 식각하여 P형 게이트 및 게르마늄 농도가 각각 다르게 분포된 N형 게이트를 형성하는 단계와, 결과물에 제 2열처리를 실시하여 상기 게르마늄이온을 2차 재분포시키는 단계와, N형 및 P형 게이트의 양측 하부 기판에 각각의 N형/P형 엘디디 및 N형/P형 소오스/드레인을 형성하는 단계와, N형/P형 소오스/드레인을 포함한 기판 전면에 제 3열처리를 실시하여 상기 게르마늄이온을 3차 재분포시키는 단계와, N형 및 P형 소오스/드레인과 상기 NMOS용 게이트 및 PMOS용 게이트 표면에 각각 선택적으로 살리사이드막을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 질화산화막을 형성하기 이전에, 기판을 NH4OH, H2O2,H2O를 1:1:5 비율로 혼합한 습식액을 이용하여 상기 기판을 1차 세정하고 나서, HF 습식액을 이용하여 2차 세정처리하는 단계를 추가하는 것이 바람직하다.
상기 질화산화막은 750∼950℃ 온도에서 산화질소가스를 주입하여 형성하는 것이 바람직하다.
상기 게이트용 적층막 형성에 있어서, 상기 제 1 및 제 2폴리실리콘 게르마늄막은 상기 막 내에 게르마늄이 20∼35%, 실리콘이 65∼80%를 함유한 것이 바람직하다.
상기 게이트용 적층막 형성에 있어서, 상기 제 1폴리실리콘 게르마늄막은 300∼500Å두께로, 상기 제 2폴리실리콘 게르마늄막은 500∼800Å두께로 각각 형성하는 것이 바람직하다.
상기 게이트용 적층막 형성에 있어서, 상기 폴리실리콘막은 590∼630℃ 온도에서 SiH4가스를 공급하여 1000∼1200Å 두께로 형성하는 것이 바람직하다.
상기 NMOS영역의 게이트용 적층막에 선택적으로 N형 불순물을 이온주입하는 단계에서, 상기 N형 불순물으로는 P31을 이온주입하며, 상기 P31이온은 1.0E14∼1.0E16의 도즈량과 10∼50KeV의 에너지를 인가하는 상태에서 이온주입하는 것이 바람직하다.
상기 제 1열처리 공정은 800∼1050℃의 온도 및 질소분위기에서 진행하는 것이 바람직하다.
상기 제 2열처리 공정은 800∼950℃의 온도 및 산소분위기에서 진행하는 것이 바람직하다.
상기 3차 열처리 공정이 완료된 후, 상기 N형 게이트 내의 게르마늄 농도가 상기 P형 게이트에 비해 낮은 것이 바람직하다.
상기 N형 게이트는 게르마늄 농도가 10% 이하인 폴리실리콘 게르마늄막으로 구성되고, 상기 P형 게이트(39b)는 게르마늄 농도가 25% 이상인 제 1및 제 2폴리실리콘 게르마늄막과 게르마늄 이온이 거의 없는 폴리실리콘막으로 구성된 것이 바람직하다.
상기 실리사이드막은 코발트막/질화티타늄막(Co/TiN) 및 니켈막/질화티타늄막(Ni/TiN) 중 어느 하나를 이용하는 것이 바람직하다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 2a에 도시된 바와 같이, NMOS영역 및 PMOS영역이 정의된 반도체기판(30)에 공지의 STI공정을 적용하여 소자분리막(31)을 형성하고, 이온주입 공정을 통해 각각의 P웰(32a) 및 P웰(32b)을 형성한다. 여기서, 소자분리막 형성공정과 P웰(32a) 및 N웰(32b) 형성공정 순서로 바꾸어서 진행하여도 무관하다.
이어, 도면에 도시되지 않았지만, 트랜지스터의 문턱전압 조절을 위해 상기 기판에 선택적으로 N형 및 P형 불순물을 주입하고, 열처리를 실시하여 상기 주입된 불순물을 활성화한다. 그런 다음, 트랜지스터의 게이트를 형성하기 이전에, 상기 결과의 기판 전면에 세정 공정을 진행함으로서, 잔존하는 산화막을 습식 식각하여 제거한다. 이때, 상기 세정 공정은 먼저, 상기 기판을 NH4OH, H2O2,H2O를 1:1:5 비율로 혼합한 습식액을 이용하여 상기 기판을 1차 세정하고 나서, HF 습식액을 이용하여 2차 세정처리한다.
이 후, 상기 세정 공정이 완료된 기판 전면에 750∼950℃ 온도에서 산화질소가스를 주입하여 질화산화막(33)을 성장시킨 다음, 상기 질화산화막(33) 위에 게르마늄 농도가 20∼35%이고 실리콘 농도가 65∼80%, 바람직하게는 게르마늄 농도가 30%이고 실리콘 농도가 70%인 제 1폴리실리콘 게르마늄막(34)을 300∼500Å두께로 형성한다.
이어, 상기 제 1폴리실리콘 게르마늄막(34) 위에 590∼630℃ 온도에서 SiH4가스를 공급하여 폴리실리콘막(35)을 1000∼1200Å 두께로 형성한 다음, 폴리실리콘막(35) 위에 제 2폴리실리콘 게르마늄막(36)을 500∼800Å두께로 형성한다. 이때, 상기 제 2폴리실리콘 게르마늄막(36)은 제 1폴리실리콘 게르마늄막(34)과 마찬가지로, 게르마늄 농도가 20∼35%이고 실리콘 농도가 65∼80%, 바람직하게는 게르마늄 농도가 30%이고 실리콘 농도가 70% 분포되도록 한다.
한편, 도면에는 도시되지 않았지만, 상기 제 2폴리실리콘 게르마늄막(36) 위에 폴리실리콘막을 300∼500Å두께로 더 증착할 수도 있다.
그런 다음, 상기 제 2폴리실리콘 게르마늄막(36) 위에 NMOS영역은 노출시키고 PMOS영역을 덮는 제 1감광막 패턴(50)을 형성하고 나서, 상기 제 1감광막 패턴(50)을 마스크로 이용하여 N형 불순물인 포스포러스(phosphorus)(P31)를 주입하고 800∼1050℃온도에서 제 1열처리(미도시)를 실시한다. 이때, 상기 포스포러스(phosphorus)(P31) 이온주입 공정은 1.0E14∼1.0E16의 도즈량과 10∼50KeV의 에너지를 인가하는 상태에서 진행한다.
그 결과, NMOS영역에서는 제 1및 제 2폴리실리콘 게르마늄막의 게르마늄 성분이 폴리실리콘막 내로 재분포함으로서, 최초 30%인 게르미늄 농도가 25% 이하로 감소하게 되고, PMOS영역에서는 제 1감광막 패턴(50)에 의해 차단된 상태이기 때문에 폴리실리콘막 내로의 확산이 NMOS영역에 비해 작게 되어 최초 30%인 게르마늄 농도가 28% 이하로 감소하게 된다.
이 후, 도 2c에 도시된 바와 같이, 상기 제 1감광막 패턴을 제거하고 나서, 상기 결과의 막들을 선택 식각하여 각각의 N형 게이트(37) 및 P형 게이트(37)를 형성한다. 도면부호 33a 및 33b는 각각 게이트산화막을 나타낸 것이다.
이어, 상기 N형 게이트(33a) 및 P형 게이트(33b)를 포함한 기판 전면에 산소분위기에서 2차 열처리(미도시)를 진행한다. 이때, 상기 2차 열처리 공정은 상기 선택 식각 공정 시 생긴 플라즈마 데미지를 제거하고 폴리실리콘막 내의 게르미늄 이온의 2차 재분포를 위함이다.
자세하게 설명하면, 상기 2차 열처리 공정 결과, N형 게이트(37a)에서 N형 불순물이 주입된 제 1및 제 2폴리실리콘 게르마늄막 내의 게르마늄 이온은 폴리실리콘막 내로 재분포하여 그 농도가 25%에서 18%로 감소하게 되며, P형 게이트(37b)에서는 폴리실리콘막으로의 확산이 NMOS영역에 비해 작게되어 게르마늄 이온 농도는 28%에서 25%로 감소하게 된다. 즉, 선택적 이온주입에 의한 게르마늄 재분포 특성차가 발생된다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 2차 열처리 공정이 완료된 기판 상에 NMOS영역은 노출시키고 PMOS영역을 덮는 제 2감광막 패턴(52)을 형성한 다음, 상기 제 2감광막 패턴(52)을 마스크로 하여 상기 NMOS영역에 N형 불순물을 저농도로 주입하여 N형 게이트(37a)의 양측 하부 기판에 N형 엘디디(38a)를 형성한다.
이 후, 도 2e에 도시된 바와 같이, 제 2감광막 패턴을 제거한다. 이어, 상기 N형 엘디디(38a)를 포함한 기판 상에 NMOS영역은 덮고 PMOS영역을 노출시키는 제 3감광막 패턴(54)을 형성한 다음, 상기 제 3감광막 패턴(54)을 마스크로 하여 상기 PMOS영역에 P형 불순물을 저농도로 주입하여 P형 게이트(37b)의 양측 하부 기판에 P형 엘디디(38b)를 형성한다.
그런 다음, 도 2f에 도시된 바와 같이, 상기 제 3감광막 패턴을 제거한다. 이 후, P형 엘디디(38b)를 포함한 기판 상에 저압 실리콘 산화막(미도시)과 실리콘 질화막(미도시)을 차례로 형성한 후, 상기 막들을 에치백(etch back)하여 P형 게이트(37b) 및 N형 게이트(37b)의 양측에 각각 제 1및 제 2스페이서(41a)(41b)를 형성한다. 이때, 상기 저압 실리콘 산화막으로는 LP-TEOS(Low Pressure-TetraEthylOrthoSilicate)를 들 수 있다.
이 후, 상기 제 1및 제 2스페이서(41a)(41b)를 포함한 기판 상에 제 2감광막 패턴과 동일한 형상의 제 4감광막 패턴(56)을 형성하고 나서, 상기 제 4감광막 패턴(56)을 마스크로 하여 NMOS영역에 N형 불순물을 고농도로 이온주입함으로서 제 1및 제 2스페이서(41a)(41b)를 포함한 N형 게이트(37a)의 양측 하부 기판에 N형 소오스/드레인(39a)을 형성한다.
이어, 도 2g에 도시된 바와 같이,제 4감광막 패턴을 제거한다. 그런 다음, 상기 N형 소오스/드레인(39a)을 포함한 기판 상에 제 3감광막 패턴과 동일한 형상의 제 5감광막 패턴(58)을 형성하고 나서, 상기 제 5광막 패턴(58)을 마스크로 하여 기판 전면에 P형 불순물을 고농도로 이온주함으로서 제 1및 제 2스페이서(41a)(41b)를 포함한 P형 게이트(37b)의 양측 하부 기판에 P형 소오스/드레인(39b)을 형성한다.
이 후, 도 2h에 도시된 바와 같이, 제 5감광막 패턴을 제거한다. 이어, 상기 결과의 기판 전면에 제 3열처리(미도시)를 실시하여 상기 N형 및 P형게이트(37a)(37b)에 주입된 불순물 및 N형 및 P형소오스/드레인(39a)(39b) 내의 불순물을 활성화시킨다. 이 과정에서, N형 게이트 내의 게르마늄 이온은 전체적으로 재분포되어 폴리실리콘 게르마늄막(39a)이 된다. 이때, 상기 폴리실리콘 게르마늄막(39) 내의 게르미늄 농도는 18%에서 10% 이하로 감소된다. 또한, P형 게이트 내의 게르마늄은 폴리실리콘막(35b) 내로 확산됨에 따라, 제 1폴리실리콘 게르미늄막(34b)의 두께가 기존의 300∼500Å에서 500∼700Å로 증가하게 되고, 폴리실리콘막(35b)은 게르마늄이 확산되지 않은 실리콘막이 500∼700Å 정도로 두께가 감소하게 되며, 제 2폴리실리콘 게르마늄막(36b)도 게르마늄이 폴리실리콘막 내로 확산하여 두께가 900∼1100Å 정도로 두께가 증가하게 된다.
결과적으로, N형 게이트(39a)는 게르마늄 농도가 10% 이하로 낮은 폴리실리콘 게르마늄막으로 구성되고, P형 게이트(39b)는 게르마늄 농도가 25% 이상으로 높은 제 1및 제 2폴리실리콘 게르마늄막(36b)(34b)과 게르마늄 이온이 거의 없는 폴리실리콘막(35b)으로 구성된다.
그런 다음, 상기 결과물 전면에 고융점 금속, 예를들면, 코발트막/질화티타늄막(Co/TiN) 및 니켈막/질화티타늄막(Ni/TiN) 중 어느 하나를 증착하여 실리사이드 형성용 물질층(미도시)을 형성하고 나서, 상기 실리사이드 형성용 물질층(미도시)에 제 4열처리(미도시) 공정을 진행하여 N형 게이트(39a), P형 게이트(39b), N형 소오스/드레인(38a) 및 P형 소오스/드레인(38b) 표면에 살리사이드막(40)을 형성한다. 이때, 상기 실리사이드막(40)은 이 후의 게이트 전극의 배선 공정 시 접촉저항을 낮추기 위해 자기정렬 실리사이드 공정으로 진행한다. 또한, 미반응의 실리사이드 형성용 물질층을 습식 식각하여 제거한다.
본 발명에 따르면, 게이트로서 불순물(보론)의 용해도가 높은 폴리실리콘 게르마늄막을 적용함으로써, PDE 및 보론 침투 문제를 개선할 수 있다.
이상에서와 같이, 본 발명은 게이트로서 불순물(보론)의 용해도가 높은 제 1폴리실리콘 게르마늄막/폴리실리콘막/폴리실리콘 게르마늄막의 적층 구조를 이용하고, N형 게이트가 형성될 영역에만 선택적으로 N형 불순물을 주입하고 열처리를 실시함으로써, 제 1폴리실리콘 게르마늄막과 제 2폴리실리콘 게르마늄막 내의 게르마늄 이온이 폴리실리콘막 내로 확산하게 하여 게르마늄 농도가 N형 게이트에서는 낮게, P형 게이트에서는 높게 형성한다. 이처럼, N형 게이트와 P형 게이트에서의 게르마늄 농도를 다르게 최적화함으로써, N형 게이트 및 P형 게이트의 불순물 용해도를 기존에 비해 높아져 PDE 현상을 개선시키고 P형 게이트 내의 보론이온의 게이트산화막 및 채널영역으로의 침투 문제를 개선할 수 있다.
또한, 본 발명은 게이트산화막으로서 질화산화막을 적용함으로써, NMOS영역에서의 핫캐리어 면역 특성을 증가시켜 소자의 신뢰성을 향상시킨다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.

Claims (9)

  1. NMOS영역 및 PMOS영역이 구비된 반도체기판을 제공하는 단계와,
    상기 기판 전면에 질화산화막 및 제 1폴리실리콘 게르마늄막/폴리실리콘막/제 2폴리실리콘 게르마늄막의 3중 적층 구조의 게이트용 적층막을 차례로 형성하는 단계와,
    상기 NMOS영역의 게이트용 적층막에 선택적으로 N형 불순물을 이온주입하는 단계와,
    상기 구조 전면에 제 1열처리를 실시하여 상기 NMOS영역의 게이트용 적층막의 게르마늄이온을 1차 재분포시키는 단계와,
    상기 제 1열처리 공정이 완료된 적층막을 선택 식각하여 P형 게이트 및 게르마늄 농도가 각각 다르게 분포된 N형 게이트를 형성하는 단계와,
    상기 결과물에 제 2열처리를 실시하여 상기 게르마늄이온을 2차 재분포시키는 단계와,
    상기 N형 및 P형 게이트의 양측 하부 기판에 각각의 N형/P형 엘디디 및 N형/P형 소오스/드레인을 형성하는 단계와,
    상기 N형/P형 소오스/드레인을 포함한 기판 전면에 제 3열처리를 실시하여 상기 게르마늄이온을 3차 재분포시키는 단계와,
    상기 N형 및 P형 소오스/드레인과 상기 NMOS용 게이트 및 PMOS용 게이트 표면에 각각 선택적으로 살리사이드막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1항에 있어서, 상기 질화산화막은 750∼950℃ 온도에서 산화질소가스를 주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1항에 있어서, 상기 게이트용 적층막 형성에 있어서, 상기 제 1 및 제 2폴리실리콘 게르마늄막은 상기 막 내에 게르마늄이 20∼35%, 실리콘이 65∼80%를 함유한 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1항에 있어서, 상기 게이트용 적층막 형성에 있어서, 상기 제 1폴리실리콘 게르마늄막은 300∼500Å두께로, 상기 제 2폴리실리콘 게르마늄막은 500∼800Å두께로 각각 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1항에 있어서, 상기 NMOS영역의 게이트용 적층막에 선택적으로 N형 불순물을 이온주입하는 단계에서, 상기 N형 불순물으로는 P31을 이온주입하며, 상기 P31이온은 1.0E14∼1.0E16의 도즈량과 10∼50KeV의 에너지를 인가하는 상태에서 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1항에 있어서, 상기 제 1열처리 공정은 800∼1050℃의 온도 및 질소분위기에서 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1항에 있어서, 상기 제 2열처리 공정은 800∼950℃의 온도 및 산소분위기에서 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1항에 있어서, 상기 N형 게이트는 게르마늄 농도가 10% 이하인 폴리실리콘 게르마늄막으로 구성되고, 상기 P형 게이트(39b)는 게르마늄 농도가 25% 이상인 제 1및 제 2폴리실리콘 게르마늄막과 게르마늄 이온이 없는 폴리실리콘막으로 구성된 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1항에 있어서, 상기 실리사이드막은 코발트막/질화티타늄막(Co/TiN) 및 니켈막/질화티타늄막(Ni/TiN) 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 제조방법.
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KR101137950B1 (ko) * 2005-06-30 2012-05-10 에스케이하이닉스 주식회사 듀얼 폴리실리콘 게이트를 구비한 반도체소자 및 그의 제조방법

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