KR100870324B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100870324B1 KR100870324B1 KR1020060096002A KR20060096002A KR100870324B1 KR 100870324 B1 KR100870324 B1 KR 100870324B1 KR 1020060096002 A KR1020060096002 A KR 1020060096002A KR 20060096002 A KR20060096002 A KR 20060096002A KR 100870324 B1 KR100870324 B1 KR 100870324B1
- Authority
- KR
- South Korea
- Prior art keywords
- temperature
- heat treatment
- semiconductor device
- wafer
- manufacturing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000010438 heat treatment Methods 0.000 claims abstract description 36
- 150000002500 ions Chemical class 0.000 claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 2
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 2
- 239000007789 gas Substances 0.000 claims description 2
- 238000003672 processing method Methods 0.000 claims 1
- 230000003213 activating effect Effects 0.000 abstract description 5
- 238000009826 distribution Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 12
- 239000002019 doping agent Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 소오스 및 드레인 정션에 주입된 이온들을 활성화시키기 위한 열처리 공정으로 열처리 챔버의 상부, 상부 가장자리 및 측벽의 온도를 다르게 하여 열처리 공정을 실시함으로써 단일 웨이퍼상에 형성되는 트랜지스터들의 문턱전압 분포를 개선하기 위한 반도체 소자의 제조방법을 제공한다.
접합, 문턱전압, 노 타입 RTP(Rapid Thermal Process), 온도구배
Description
도 1은 단일 웨이퍼 내에 형성되는 트랜지스터들의 문턱전압 차이를 나타낸 그래프
도 2는 노 타입 RTP 공정 및 램프 타입 RTP 공정의 패턴 효과를 나타낸 그래프
도 3a는 노 타입 RTP 장비에서의 온도구배를 나타낸 도면
도 3b는 노 타입 RTP 공정시 웨이퍼의 온도구배를 나타낸 도면
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
40 : 반도체 기판 41 : 게이트 산화막
42 : 게이트 전극 43 : 게이트
44 : 스페이서 45 : 소오스 및 드레인 접합
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 동일 웨이퍼상에 형성되는 소자들의 문턱전압 차이를 줄이기 위한 반도체 소자의 제조방법에 관한 것이다.
디바이스가 축소됨에 따라서 점점 더 고집적도의 접합(junction)이 형성되고 있고, 고온의 후속 열처리 공정은 열적 마진(thermal budget)에 의한 TED(Transient Enhanced Diffusion) 접합 형성을 억제하기 위하여 RTP(Rapid Thermal Process)를 이용하여 진행하고 있다.
고온의 열처리 공정시 접합의 TED에 의한 접합 깊이 방향으로의 비정상적인 확산은 억제할 수 있으나, 패턴 개수 증가에 의한 패턴 효과(pattern effect)는 억제할 수 없다. 이러한 패턴 효과는 고온의 RTP에서 파이로우(pyro) 또는 써모 커플(thermo couple) 등을 이용하여 특정부분의 온도를 리딩(reading)하여 전체 온도를 컨트롤(control)하는데 패턴 밀도가 높아짐에 따라서 특정 부분의 온도가 전체 온도를 대변하지 못하는 리플렉티버티(reflectivity) 불량이 그 원인이다.
제품 생산의 다량화에 따라서 사용되는 웨이퍼의 크기는 점차 커지고, 커진 면적만큼의 웨이퍼 상에 형성된 소자들의 특성이 다르게 나타날 확률도 커졌다. 그리고, 기타 공정 중 웨이퍼의 센터 영역(center region)과 에지 영역(edge region)의 특성 차이가 문턱전압 차이를 발생시켜 낮은 수율의 원인을 제공하기도 한다.
도 1은 단일 웨이퍼 내에 형성되는 트랜지스터들의 문턱전압 차이를 나타낸 그래프이다.
도 1을 참조하면, 패턴 효과 및 기타 공정에 의하여 단일 웨이퍼 내에 형성 되는 트랜지스터들 간에 100mV 이상의 문턱전압 차이가 발생하고 있는 것을 확인할 수 있다. 특히, 웨이퍼의 센터 영역(center region)에 형성되는 트랜지스터는 다른 영역들에 형성되는 트랜지스터들에 비하여 낮은 문턱전압을 가짐을 확인할 수 있다.
상기와 같이 동일한 웨이퍼 상에서 동일하게 형성된 소자들 간에 문턱전압이 다르게 나타나는 이유중 하나로, 열처리 공정시 일률적인 온도구배로 인한 정션영역의 확산 차이를 들 수 있다. 예를 들어, 소오스/드레인 정션 영역 형성을 위한 이온 주입 후에 열처리 공정을 실시하여 소오스/드레인 정션 영역을 확산시키는 공정을 실시한다. 이는 열처리를 통하여 정션 영역을 확산시켜 전자의 흐름을 원활하게 하여 줌으로써 소자가 동작할 수 있도록 하는 매우 중요한 공정 단계이다. 이렇듯, 정션 영역의 확산 단계는 문턱전압의 레벨에 직접적인 영향을 주게 되며, 특히 열처리 온도에 따라 많은 차이를 보이게 된다. 하지만, 점차 넓은 면적의 웨이퍼를 사용함에 따른 열처리 장치는 일정한 온도구배를 형성하고 있으므로 같은 웨이퍼 상에서도 소자간 문턱전압 차이가 발생하게 된다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 소오스 및 드레인 정션에 주입된 이온들을 활성화시키기 위한 열처리 공정으로 열처리 챔버의 상부, 상부 가장자리 및 측벽의 온도를 다르게 하여 열처리 공정을 실시함으로써 단일 웨이퍼상에 형성되는 트랜지스터들의 문턱전압 분포를 개선하기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판에 불순물 이온을 주입하기 위한 이온주입 공정이 실시된다. 불순물 이온을 활성화시키기 위하여, 열처리 챔버 중 반도체 기판의 상부 및 측벽에 대응하는 부분을 다수개의 구간으로 나누고, 구간의 온도를 서로 다르게 설정한 상태에서 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 제조방법으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2는 램프 타입 RTP 공정 및 노 타입 RTP 공정에 따른 패턴 효과를 나타낸 그래프로, 각각의 타입별로 웨이퍼 전면 및 후면에서 측정된 온도(T)와 평균온도(Tavg)간의 편차를 나타내고 있다.
도 2를 참조하면, 램프 타입 RTP 공정을 적용한 경우 패턴(Pattern) 유무에 따라서 온도 편차(T-Tavg)가 크게 변화되는 양상을 보이며, 웨이퍼 에지 영역과 센터 영역간에 80℃ 이상의 온도 차이를 보이고 있다.
반면, 노 타입의 RTP 공정의 경우 램프 타입 RTP 공정에 비하여 패턴 유무에 따른 온도 편차가 작고, 웨이퍼 에지 영역과 센터 영역간의 온도 차이가 20℃ 이하로 작다.
이에, 본 발명에서는 소오스 및 드레인 정션에 주입된 이온들을 활성화시키기 위한 열처리 공정으로 노 타입(furnace type)의 RTP(Rapid Thermal Process) 공정을 사용하여 패턴 효과에 의한 트랜지스터들의 특성 차이를 줄이고자 한다. 이때 주의하여야 할 것은, 노 타입 이외에도 램프형 또는 라인(line)형으로 RTP 공정을 실시할 수 있다. 즉, 열처리시 열처리 챔버의 상부, 상부 가장자리 및 측벽의 온도를 서로 다르게 설정한 상태(온도구배가 다른 상태)에서 열처리를 실시한다. 본 발명에서는 설명의 용이성을 위하여 노 타입의 RTP 공정을 위주로 설명하도록 한다.
도 3a는 노 타입 RTP 장비에서의 온도구배를 나타낸 도면이고, 도 3b는 노 타입 RTP 공정시 웨이퍼의 온도구배를 나타낸 도면으로, 300은 공정이 진행되는 공간을 제공하는 챔버(chamber)이고, 310은 웨이퍼가 로딩(loading)되는 보트(boat)를 나타낸다.
도 3a 및 도 3b를 참조하면, 노 타입의 RTP 장비는 챔버(300)의 상부, 상부의 가장자리 및 측벽의 온도를 다르게 설정하여 웨이퍼상에 가해지는 온도를 다르게 한다. 예를 들면, 열처리 챔버의 상부에는 제 1 온도, 상부의 가장자리에는 제 2 온도, 열처리 챔버의 측벽에는 제 3 온도를 가할 수 있다. 이때, 제 1, 제 2 및 제 3 온도 각각은 900℃ 내지 1300℃로 설정할 수 있으며, 제 1 온도는 제 2 온도보다 높고, 제 2 온도는 제 3 온도보다 높게 설정할 수 있다. 또는, 제 1 온도는 제 2 온도보다 낮고, 제 2 온도는 제 3 온도보다 낮게 설정할 수도 있다.
따라서, 소오스 및 드레인 정션에 주입된 이온들을 활성화시키기 위한 열처리 공정으로 온도구배가 다른 노 타입(furnace type)의 RTP(Rapid Thermal Process) 공정을 사용하면 웨이퍼 센터 영역에 형성되는 트랜지스터들의 소오스 및 드레인 정션은 웨이퍼 에지 영역에 형성되는 트랜지스터들의 그것보다 측면 및 깊 이 방향으로 더 많이 확산되게 된다. 그 결과, 웨이퍼 센터 영역에 존재하는 트랜지스터의 온 전류가 증가되고 문턱전압이 상승하게 된다.
따라서, 웨이퍼 에지 영역의 트랜지스터들보다 상대적으로 낮은 문턱전압을 가졌던 웨이퍼 센터 영역에 트랜지스터들의 문턱전압이 올라가게 되므로 단일 웨이퍼 내에 형성되는 트랜지스터들의 문턱전압 편차를 줄일 수 있다.
이러한 온도구배는 본 발명에서 제시한 챔버 영역별 온도에 제한되는 것이 아니라 공정 단계에 따라 다르게 구현될 수 있다. 예를 들면, 챔버의 상부 온도는 상부 가장자리보다 낮게 설정할 수 있고, 상부 가장자리 온도는 챔버의 측벽 온도보다 낮게 설정할 수 있다. 즉, 열처리 챔버의 상부, 상부 가장자리 및 측벽의 온도를 서로 다르게 설정할 수 있다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
도 4a를 참조하면, 반도체 기판(40)에 n 타입 도펀트(dopant)를 주입하여 n웰(미도시)을 형성하고, 문턱전압 조절을 위하여 문턱전압 조절 이온을 주입한다. 이때, n 타입 도펀트로는 인(P) 이온을 이용하고, 이온주입 에너지는 200 내지 1000KeV, 이온주입양은 1E12 내지 1E14ions/㎠가 되도록 한다. 그리고, 문턱전압 조절 이온으로는 p 타입 도펀트를 이용하고, 이온주입 에너지는 5 내지 100KeV, 이온주입양은 1E11 내지 1E14ions/㎠가 되도록 하며, 도펀트의 채널링(channeling)을 방지하기 위하여 문턱전압 조절 이온을 틸트(tilt) 주입한다.
이어서, 게이트 산화막(41)과 폴리실리콘막을 차례로 증착하고 폴리실리콘막 과 게이트 산화막(41)을 패터닝하여 소정 영역상에 게이트 산화막(41)과 게이트 전극(42)이 적층된 구조의 게이트(43)를 형성한다. 게이트 산화막(41)은 70 내지 800℃의 온도에서 습식 산화 공정으로 형성하고, 폴리실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4 또는 Si2H6과 PH3의 혼합가스를 이용하여 그레인 사이즈(grain size)가 최소화된 도프트 폴리실리콘막으로 형성한다.
그리고, 게이트(43)를 포함한 전면에 절연막 예를 들어, HTO(Hot Temperature Oxide)막을 형성하고 전면 식각하여 게이트(43) 양측면에 스페이서(44)를 형성한다. HTO막은 1 내지 3torr의 압력, 650 내지 800℃의 온도에서 LPCVD 방법으로 형성한다.
도 4b를 참조하면, 게이트 전극(42)과 스페이서(43)를 마스크로 소오스 및 드레인 접합을 형성하기 위한 불순물 이온을 주입한다. 불순물 이온으로는 BF2를 이용하거나, 보론(B)과 BF2가 혼합된 이온을 이용한다. BF2를 이용할 경우 이온주입 에너지는 1 내지 30KeV, 이온주입양은 1E14 내지 5E15ions/㎠가 되게 하고, 보론(B)과 BF2가 혼합된 이온을 이용할 경우 BF2를 1 내지 30KeV의 이온주입 에너지에서 1E14 내지 3E15ions/㎠의 도즈량으로 주입하고, 보론(B)을 1 내지 20KeV, 이온주입양은 1E14 내지 3E15ions/㎠의 도즈량으로 주입한다.BF2는 원자량이 크기 때문에 얕은 접합 형성에 효과적이고, BF2와 보론이 혼합된 이온은 불활성 도펀트에 의한 디펙트(defect) 발생을 억제하는데 효과적이다.
도 4c를 참조하면, 온도구배가 다른 노 타입의 RTP 공정을 실시하여 주입된 불순물 이온을 확산시키고 소오스 및 드레인 접합(45)을 형성한다. 노 타입의 RTP 공정시 불활성 도펀트의 아웃개싱(out gassing)을 극대화하기 위하여 수소 가스 분위기에서 진행하도록 하고, 공정 진행의 용이성을 위하여 수소 가스에 질소 가스를 혼합하는 것이 바람직하다.
전술한 바와 같이 노 타입의 RTP 공정을 이용하면 패턴 효과를 줄일 수 있어 패턴 효과에 의한 트랜지스터 특성 편차 개선에 효과적이다.
한편, 문턱전압 이온으로 p 타입 도펀트를 주입하는 경우 웨이퍼 센터 영역에 형성되는 트랜지스터들의 문턱전압은 낮고, 에지 영역에 형성되는 트랜지스터들의 문턱전압은 높게 되는데, 노 타입 RTP 공정시 온도구배가 웨이퍼 에지 영역보다 센터 영역에서 높아 낮은 문턱전압을 갖는 웨이퍼 센터 영역에 위치하는 트랜지스터들의 문턱전압을 올릴 수 있다. 또한, 소오스/드레인 정션 형성 공정 이외의 열처리 공정시에도 적용 가능하며 그 결과, 단일 웨이퍼 내에 형성되는 트랜지스터들의 문턱전압 균일도가 개선되게 되므로 안정된 소자 제조가 가능하다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 소오스 및 드레인 정션에 주입된 이온들을 활성화시키기 위한 열처리 공정으로 노 타입 RTP 공정을 사용하여 패턴 효과를 최소화할 수 있으므로 패턴 효과로 인한 소자 특성 차이를 개선할 수 있다.
둘째, 온도구배를 다르게 하여 열처리를 실시함으로써 웨이퍼 에지 영역 및 웨이퍼 센터 영역의 문턱전압 변이를 개선하여 문턱전압 균일도를 확보할 수 있다.
셋째, 열처리 방법을 변경하는 단순한 튜닝에 의하여 웨이퍼 대구경화에 따라 심각해지는 단일 웨이퍼내의 균일도 저하 문제를 해결할 수 있다.
넷째, 고온의 후속 공정에 의해서 트랜지스터 특성이 많이 변하는 숏 채널 효과에 적극적인 대응을 통해 안정된 소자 구현이 가능하다.
Claims (8)
- 반도체 기판에 불순물 이온을 주입하기 위한 이온주입 공정이 실시되는 단계; 및상기 불순물 이온을 활성화시키기 위하여, 열처리 챔버 중 상기 반도체 기판의 상부 및 측벽에 대응하는 부분을 다수개의 구간으로 나누고, 상기 구간의 온도를 서로 다르게 설정한 상태에서 열처리 공정을 실시하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 열처리 챔버의 상부에는 제 1 온도, 상기 상부의 가장자리에는 제 2 온도, 상기 열처리 챔버의 측벽에는 제 3 온도를 가하며, 상기 제 1, 제 2 및 제 3 온도 각각은 900℃ 내지 1300℃로 설정되는 반도체 소자의 제조방법.
- 제 2항에 있어서,상기 제 1 온도는 상기 제 2 온도보다 높고, 상기 제 2 온도는 상기 제 3 온도보다 높게 설정되는 반도체 소자의 제조방법.
- 제 2항에 있어서,상기 제 1 온도는 상기 제 2 온도보다 낮고, 상기 제 2 온도는 상기 제 3 온도보다 낮게 설정되는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 열처리 챔버는 노타입(furnace), 램프(lamp)형 및 라인(line)형 중 어느 하나의 챔버 타입으로 사용하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 열처리 공정은 급속 열처리 공정으로 실시하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 열처리 공정은 수소 가스 분위기에서 실시하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 열처리 공정은 수소 가스와 질소 가스의 혼합 가스 분위기에서 실시하는 반도체 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/616,023 US20070293026A1 (en) | 2006-06-16 | 2006-12-26 | Method of manufacturing semiconductor device |
| DE102007001157A DE102007001157A1 (de) | 2006-06-16 | 2007-01-05 | Verfahren zur Herstellung von Halbleitervorrichtungen |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20060054420 | 2006-06-16 | ||
| KR1020060054420 | 2006-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070120010A KR20070120010A (ko) | 2007-12-21 |
| KR100870324B1 true KR100870324B1 (ko) | 2008-11-25 |
Family
ID=38943353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060096002A KR100870324B1 (ko) | 2006-06-16 | 2006-09-29 | 반도체 소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR100870324B1 (ko) |
| CN (1) | CN100570858C (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201517133A (zh) * | 2013-10-07 | 2015-05-01 | Applied Materials Inc | 使用熱佈植與奈秒退火致使銦鋁鎵氮化物材料系統中摻雜劑的高活化 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0178489B1 (ko) * | 1995-12-15 | 1999-04-15 | 양승택 | 반도체 장치 제작에서의 도펀트 활성화 방법 |
| KR20000055729A (ko) * | 1999-02-09 | 2000-09-15 | 윤종용 | 챔버를 가열하기 위한 히터를 가지는 반도체 제조 장치 |
| KR20050022392A (ko) * | 2003-08-30 | 2005-03-08 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR20050059255A (ko) * | 2002-10-16 | 2005-06-17 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 불균일한 어닐링을 보상하는 방법 및 시스템 |
| KR20050059825A (ko) * | 2003-12-15 | 2005-06-21 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
| KR20060093025A (ko) * | 2005-02-18 | 2006-08-23 | 마쯔시다덴기산교 가부시키가이샤 | 열처리 방법 및 열처리 장치 |
-
2006
- 2006-09-29 KR KR1020060096002A patent/KR100870324B1/ko not_active IP Right Cessation
- 2006-12-31 CN CNB2006101564577A patent/CN100570858C/zh not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0178489B1 (ko) * | 1995-12-15 | 1999-04-15 | 양승택 | 반도체 장치 제작에서의 도펀트 활성화 방법 |
| KR20000055729A (ko) * | 1999-02-09 | 2000-09-15 | 윤종용 | 챔버를 가열하기 위한 히터를 가지는 반도체 제조 장치 |
| KR20050059255A (ko) * | 2002-10-16 | 2005-06-17 | 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. | 불균일한 어닐링을 보상하는 방법 및 시스템 |
| KR20050022392A (ko) * | 2003-08-30 | 2005-03-08 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR20050059825A (ko) * | 2003-12-15 | 2005-06-21 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
| KR20060093025A (ko) * | 2005-02-18 | 2006-08-23 | 마쯔시다덴기산교 가부시키가이샤 | 열처리 방법 및 열처리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101090094A (zh) | 2007-12-19 |
| CN100570858C (zh) | 2009-12-16 |
| KR20070120010A (ko) | 2007-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100378688B1 (ko) | 반도체소자의 제조방법 | |
| KR100580796B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100870324B1 (ko) | 반도체 소자의 제조방법 | |
| KR100524465B1 (ko) | 반도체소자의 제조방법 | |
| KR101082101B1 (ko) | 듀얼 게이트의 게이트 전극 형성방법 | |
| US8003501B2 (en) | Method of doping P-type impurity ions in dual poly gate and method of forming dual poly gate using the same | |
| KR100897821B1 (ko) | 반도체 소자 제조 방법 | |
| KR100811439B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR101072996B1 (ko) | 반도체 소자의 제조방법 | |
| KR100466193B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| US20070293026A1 (en) | Method of manufacturing semiconductor device | |
| KR100739945B1 (ko) | 반도체 소자의 고전압 소자를 위한 접합 영역 형성 방법 | |
| KR20070020858A (ko) | 반도체 소자의 제조방법 | |
| KR100561977B1 (ko) | 반도체 소자 제조 방법 | |
| KR100600253B1 (ko) | 반도체 소자 제조 방법 | |
| KR100588783B1 (ko) | 반도체 소자 제조 방법 | |
| US20080003788A1 (en) | Method of manufacturing semiconductor device | |
| KR100588785B1 (ko) | 반도체 소자 제조 방법 | |
| KR100494344B1 (ko) | 반도체소자의 제조방법 | |
| KR100635198B1 (ko) | 반도체 소자의 웰영역 형성방법 | |
| KR100572212B1 (ko) | 반도체 소자 제조 방법 | |
| KR100691937B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20050007634A (ko) | 반도체 소자의 제조방법 | |
| KR20030033811A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20070102010A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111024 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |