CN100570858C - 制造半导体器件的方法 - Google Patents
制造半导体器件的方法 Download PDFInfo
- Publication number
- CN100570858C CN100570858C CNB2006101564577A CN200610156457A CN100570858C CN 100570858 C CN100570858 C CN 100570858C CN B2006101564577 A CNB2006101564577 A CN B2006101564577A CN 200610156457 A CN200610156457 A CN 200610156457A CN 100570858 C CN100570858 C CN 100570858C
- Authority
- CN
- China
- Prior art keywords
- temperature
- annealing
- threshold voltage
- transistor
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000000137 annealing Methods 0.000 claims abstract description 33
- 230000008569 process Effects 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 claims abstract description 5
- 239000002019 doping agent Substances 0.000 claims description 11
- 230000004913 activation Effects 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 239000008246 gaseous mixture Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 238000007669 thermal treatment Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种制造半导体器件的方法包括以下步骤：实施将杂质离子注入半导体衬底的离子注入过程和在退火室各部分的温度差别设定的状态下实施退火以活化杂质离子。
Description
技术领域
本发明涉及半导体器件，更具体涉及减少形成在同一晶片上的各元件的阈值电压差异的制造半导体器件的方法。
背景技术
随着器件缩小，结的集成度逐渐增大。为了阻止由于热累积(thermal budget)形成瞬态增强扩散(TED)结，通过快速热处理(RTP)进行后续高温退火过程。
在高温退火过程中，可以阻止由于TED导致的更深入结的不正常扩散，但是不能防止由于图案数目增加导致的图案效应。在高温RTP中，通过使用高温计(pyro)、热电偶等测量特定点位处的温度来控制温度。图案效应是由晶片中的反射率改变引起的，这导致整个晶片的温度随着从高图案密度区域至无图案区域的移动而改变。
随着电子产品生产的多样化，晶片尺寸逐渐增大。形成在晶片上的元件特性随面积增大而变化的可能性增高。此外，晶片中央区域和边缘区域之间的特性差异导致阈值电压差异，使得良品率下降。
图1是示出形成在单个晶片上的各晶体管的阈值电压变化的图。
由图1可见，由于图案效应和其它过程，形成在单个晶片中的各晶体管之间存在100mV或更大的阈值电压差。具体而言，可见形成在晶片中央区域中的晶体管比形成在其它区域中的晶体管具有更低的阈值电压。
形成在同一晶片上的各元件之间的阈值电压差异的原因之一是由于退火过程中温度梯度导致的结区扩散差异。例如，在注入用于形成源极/漏极结区的离子之后，进行退火过程以扩散源极/漏极结区。该过程非常重要，这是因为其通过退火使结区扩散以使电子流平稳。
如上所述，结区的扩散步骤对阈值电压水平有直接影响。具体而言，扩散步骤随退火温度而非常不同。然而，当使用具有宽大面积的晶片时，由退火设备形成温度梯度。因而，在同一晶片上的各元件之间产生阈值电压差异。
发明内容
本发明的一个实施方案涉及制造半导体器件的方法，其可通过实施退火室内部不同位置处的温度差别设定的退火过程来改善形成在单个晶片上的晶体管的阈值电压分布。
在一个实施方案中，一种制造半导体器件的方法包括：将掺杂剂注入半导体衬底中；在所述半导体衬底上形成第一晶体管和第二晶体管，其中，第一晶体管形成在邻近晶片中央处，第二晶体管形成在邻近晶片边缘处，第一晶体管的阈值电压比第二晶体管的阈值电压低；以及执行退火处理，其中，有差别地设定退火室的不同部分的温度以活化掺杂剂。
附图说明
图1是示出在单个晶片不同位置上的晶体管的阈值电压变化的图。
图2是示出炉型RTP和灯型RTP的图案效应的图。
图3A是示出炉型RTP设备中温度梯度的图。
图3B是示出在炉型RTP过程中晶片温度梯度的图。
图4A-4C是示出根据本发明一个实施方案制造半导体器件的方法的截面图。
具体实施方式
以下参考附图说明根据本发明的具体实施方案。
图2是示出炉型RTP和灯型RTP的图案效应的图，其示出在晶片正面和背面测量的温度T和基于类型的平均温度Tavg之间的偏差。
由图2可知，当应用灯型RTP时，温度偏差T-Tavg随芯片图案而变化很大，在晶片边缘区域和中央区域之间存在80℃的温度差。
相反，当应用炉型RTP时，来自芯片图案的温度偏差比灯型RTP要小，并且晶片边缘和中央区域之间的温度差小于20℃。
在本发明中，采用炉型RTP作为活化注入源极和漏极结中的离子的退火过程，从而减小由于图案效应引起的晶体管特性差异。注意可以实施灯型或线型RTP来替代炉型RTP。
在退火时退火室的顶部、顶转角和侧壁处温度差别设定的状态下(温度梯度不同的状态下)实施退火。
图3A是示出炉型RTP设备中温度梯度的图。图3B是示出在炉型RTP过程中晶片温度梯度的图。在图3A中，附图标记300指提供在其中实施工艺过程的空间的室，310指其上负载晶片的晶舟。
参考图3A和3B，在炉型RTP设备中，差别设定室300的顶部、顶转角和侧壁处温度以改变晶片上的温度。
因而，如果实施具有温度梯度的炉型RTP作为活化注入源极和漏极结中的离子的退火过程，则形成在晶片中央区域上的晶体管的源极和漏极结比形成在晶片边缘的晶体管向结中扩散得更多。结果，晶片中央区域中的晶体管的导通电流增大并且阈值电压上升。
因为比晶片边缘区域中晶体管的阈值电压相对更低的中央区域中晶体管的阈值电压上升，因此可以减少整个晶片上的阈值电压偏差。
温度梯度不限于本发明提出的基于室区域的温度，还可以根据过程步骤差别实施。例如，室顶部的温度可设定得低于室顶转角处的温度，而室顶转角处的温度可设定得低于室侧壁的温度。换言之，退火室顶部、顶转角和侧壁的温度可差别设定。
图4A-4C是示出根据本发明一个实施方案制造半导体器件的方法的截面图。
参考图4A，n型掺杂剂注入半导体衬底40以形成n阱(未示出)。为了控制阈值电压，注入控制阈值电压的离子。N型掺杂剂可包括磷(P)离子，可采用200-1000KeV的离子注入能和1012-1014离子/cm2的离子注入剂量。用于控制阈值电压的离子可采用p型掺杂剂，可采用5-100keV的离子注入能和1011-1014离子/cm2的离子注入剂量。为了防止掺杂剂的沟道效应，倾斜注入阈值电压控制离子。
顺序沉积栅极氧化物层41和多晶硅层。使多晶硅层和栅极氧化物层41图案化，在特定区域上形成栅极43。栅极43具有栅极氧化物层41和栅极电极42堆叠的结构。
栅极氧化物层41通过在70-800℃温度下的湿法氧化工艺过程形成。多晶硅层使用具有最小晶粒尺寸的掺杂多晶硅层、利用SiH4或Si2H6和PH3的混合气、通过低压化学气相沉积(LPCVD)而形成。
在包括栅极43的整个表面上形成绝缘层(例如热温度氧化物(HTO)层)。在栅极43两侧通过实施毯覆式蚀刻(blanket etch)形成隔离层44。HTO层可通过LPCVD在1-3托压力、650-800℃温度下形成。
参考图4B，利用栅极电极42和作为掩模的隔离层43注入用于形成源极和漏极结的杂质离子。杂质离子可包括BF2或B和BF2的混合气。
当使用BF2时，使用1-30KeV的离子注入能和1014-5×1015离子/cm2的离子注入剂量。当使用B和BF2的混合离子时，使用1-30KeV的离子注入能和1014-3×1015离子/cm2的剂量注入BF2。使用1-20KeV的离子注入能和1014-3×1015离子/cm2的剂量注入B。
BF2具有高原子量，因此有效形成浅结。BF2和B的混合离子有效阻止由于惰性掺杂剂而产生的缺陷。
参考图4C，使用具有温度梯度的炉型RTP来扩散注入的杂质离子，由此形成源极和漏极结45。为了最大限度地脱除惰性掺杂剂，使用具有氢气气氛的炉型RTP，并且为了促进该过程，使氮气与氢气混合。
如果如上所述使用炉型RTP，则可以降低图案效应，并且可以改善由于图案效应所致的晶体管特性差异。
同时，如果注入p型掺杂剂作为阈值电压离子，则形成在晶片中央区域中的晶体管的阈值电压低，形成在晶片边缘区域中的晶体管的阈值电压高。在炉型RTP中，中央区域的温度梯度高于晶片边缘区域中的温度梯度，因此可以提高位于中央区域的晶体管的低阈值电压。
此外，本发明可应用于源极/漏极结形成工艺以外的退火过程。结果，改善整个单个晶片的晶体管阈值电压的均匀性。因此，可以稳定制造半导体器件。
如上所述，本发明具有以下多个优点的一个或多个。
使用炉型RTP作为活化注入源极和漏极结中离子的退火过程。因此，可以使图案效应最小化，并且可以改善由于图案效应导致的晶体管特性偏差。
实施具有温度梯度的退火。因此，可以改善晶片边缘区域和晶片中央区域的阈值电压变化，并且可以得到均匀的阈值电压。
随着晶片尺寸增大而变得严重的单个晶片均匀性的增加可以通过简单调整退火方法来解决。
可通过主动处理由于后续高温过程大幅改变晶体管特性的短沟道效应来稳定地制造器件。
本发明的上述实施方案是示例性的，并且各种替代方案和更改可以根据本说明书得到并落在所附权利要求书的精神和范围内。
Claims (9)
1.一种制造半导体器件的方法，所述方法包括：
将掺杂剂注入半导体衬底中；
在所述半导体衬底上形成第一晶体管和第二晶体管，其中，所述第一晶体管形成在邻近晶片中央处，所述第二晶体管形成在邻近所述晶片边缘处，所述第一晶体管的阈值电压比所述第二晶体管的阈值电压低；以及
执行退火处理，其中，有差别地设定退火室的不同部分的温度以活化掺杂剂。
2.权利要求1的方法，其中：
将所述退火室的顶部设定为第一温度，将所述退火室的顶转角设定为第二温度，并将所述退火室的侧壁设定为第三室温度，并且
将所述第一、第二和第三温度设定在900和1300摄氏度之间。
3.权利要求2的方法，其中，所述第一温度设定为高于所述第二温度，且所述第二温度设定为高于所述第三温度。
4.权利要求2的方法，其中，所述第一温度设定为低于所述第二温度，且所述第二温度设定为低于所述第三温度。
5.权利要求1的方法，其中，所述退火室包括炉型设备、灯型设备和线型设备中的一种。
6.权利要求1的方法，其中，通过快速热处理来执行所述退火处理。
7。权利要求1的方法，其中，在氢气气氛中执行所述退火处理。
8.权利要求1的方法，其中，在氢气和氮气的混合气气氛中执行所述退火处理。
9.权利要求1的方法，其中，通过所述退火处理来降低所述第一晶体管的阈值电压和所述第二晶体管的阈值电压之间的差。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20060054420 | 2006-06-16 | ||
| KR1020060054420 | 2006-06-16 | ||
| KR1020060096002 | 2006-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101090094A CN101090094A (zh) | 2007-12-19 |
| CN100570858C true CN100570858C (zh) | 2009-12-16 |
Family
ID=38943353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101564577A Expired - Fee Related CN100570858C (zh) | 2006-06-16 | 2006-12-31 | 制造半导体器件的方法 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR100870324B1 (zh) |
| CN (1) | CN100570858C (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201517133A (zh) * | 2013-10-07 | 2015-05-01 | Applied Materials Inc | 使用熱佈植與奈秒退火致使銦鋁鎵氮化物材料系統中摻雜劑的高活化 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0178489B1 (ko) * | 1995-12-15 | 1999-04-15 | 양승택 | 반도체 장치 제작에서의 도펀트 활성화 방법 |
| KR20000055729A (ko) * | 1999-02-09 | 2000-09-15 | 윤종용 | 챔버를 가열하기 위한 히터를 가지는 반도체 제조 장치 |
| US6828204B2 (en) * | 2002-10-16 | 2004-12-07 | Varian Semiconductor Equipment Associates, Inc. | Method and system for compensating for anneal non-uniformities |
| KR101017042B1 (ko) * | 2003-08-30 | 2011-02-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR20050059825A (ko) * | 2003-12-15 | 2005-06-21 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
| JP2006229040A (ja) * | 2005-02-18 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 熱処理方法および熱処理装置 |
-
2006
- 2006-09-29 KR KR1020060096002A patent/KR100870324B1/ko not_active IP Right Cessation
- 2006-12-31 CN CNB2006101564577A patent/CN100570858C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100870324B1 (ko) | 2008-11-25 |
| CN101090094A (zh) | 2007-12-19 |
| KR20070120010A (ko) | 2007-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20230360915A1 (en) | Semiconductor device and manufacturing method thereof | |
| US8343862B2 (en) | Semiconductor device with a field stop zone and process of producing the same | |
| CN102737967B (zh) | 具有硫族元素掺杂区域的衬底和半导体器件 | |
| US7598143B2 (en) | Method for producing an integrated circuit with a trench transistor structure | |
| CN100524654C (zh) | 含有掺杂高-k侧壁隔片的场效应晶体管的漏极/源极延伸结构 | |
| US7582531B2 (en) | Method for producing a buried semiconductor layer | |
| CN107710417B (zh) | 半导体装置的制造方法 | |
| JP2001127292A5 (zh) | ||
| JP2021531665A (ja) | 絶縁ゲートパワー半導体装置、およびそのような装置を製造するための方法 | |
| CN103021849B (zh) | 一种采用应力记忆技术的nmos器件制作方法 | |
| CN101847579B (zh) | 用于制造功率半导体器件的方法 | |
| CN103560086B (zh) | 可改善雪崩能力的超结半导体器件的制备方法 | |
| JP2009277839A (ja) | 半導体装置の製造方法 | |
| CN106169461B (zh) | 抗辐射pip型ono反熔丝结构及cmos工艺集成法 | |
| CN100570858C (zh) | 制造半导体器件的方法 | |
| CN103594516A (zh) | 半导体器件以及制作该半导体器件的方法 | |
| JP6833038B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| CN104716039B (zh) | 提高igbt性能的背面工艺制作方法 | |
| CN103489776B (zh) | 一种实现场截止型绝缘栅双极型晶体管的工艺方法 | |
| CN104992966B (zh) | 一种热预算低的双极高频功率晶体管芯片的制作方法 | |
| WO2018207394A1 (ja) | 半導体装置及びその製造方法 | |
| JP6831024B2 (ja) | 半導体装置の製造方法 | |
| KR20160086368A (ko) | 반도체 장치의 제조 방법 | |
| CN106469646A (zh) | 一种碳化硅器件用离子注入来形成高掺杂的制造方法 | |
| CN112885716A (zh) | 半导体结构的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091216 Termination date: 20131231 |