KR20030033811A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판상에 소자형성영역을 한정하는 소자분리막을 형성하는 단계; 상기 반도체 기판의 소자형성영역상에 산화막을 형성하는 단계; 상기 산화막의 상면에 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴 양측면 아래의 상기 반도체 기판 표면내에 인(P) 이온을 주입하는 단계; 상기 인(P) 이온이 주입된 부분에 급속열처리를 실시하는 단계; 상기 게이트 전극 패턴 양측면 아래에 노출된 산화막을 제거하는 단계; 및 상기 게이트 전극 패턴 양측면에 스페이서를 형성한 후, 상기 노출된 반도체 기판 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하며, 인(P)만으로의 LDD를 통하여 전기적 특성이 우수하며, 플래쉬 메모리의 프로그램시 소오스가 되는 핫 일렉트론 효과(Hot Electron Effect)를 극대화하여 낮은 전압에서의 프로그램이 가능하게 되어 안정된 플래쉬 메모리 소자의 신뢰성을 확보할 수 있으며, 차세대 반도체소자에서의 적용폭을 넓힐 수 있는 것이다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는 전기적 특성이 우수하며 안정적인 소자의 신뢰성을 확보할 수 있는 플래쉬 메모리소자의 제조방법에 관한 것이다.
일반적으로, 경박 단소형화 하는 반도체 기술의 추세에 따라 단위소자의 소오스와 드레인간의 거리(채널)가 0.5㎛ 이하로 감소하고 있다. 이에 따라, 소오스에서 드레인으로의 채널상의 전위가 높아져 단위MOS의 채널에 강한 수평전계가 걸리게 되어, 전계(E)=전압(V)/거리(L) 식에 따라 강한 전계내의 전자들은 높은 에너지를 갖게된다.
이와 같은 높은 에너지를 갖는 전자인 핫 캐리어(Hot Carrier)가 게이트 산화막내로 진입하여 문턱전압(Threshold Voltage)을 불안정하게 하고, 심각한 펀치쓰루(punchthrough) 문제를 야기시켜 소자에 치명적인 손상을 입히게 된다.
따라서, 이러한 핫 캐리어 효과를 해결하고자 LDD (Lightly Dopped Drain) 구조의 반도체소자의 제조방법이 제안된 바 있었다.
이러한 종래 LDD 구조의 반도체소자의 제조방법은, 도 1a에 도시된 바와 같이, 기판(1)상에 소자형성영역을 한정하는 소자분리막(3)을 형성한 후, 상기 기판(1)의 소자형성영역상에 게이트 산화막(5)과 게이트 전극(7)을 순차적으로 형성한다.
그다음, 도 1b에 도시된 바와 같이, 상기 게이트 전극(7) 양측 아래의 기판(1) 표면내에 저농도 이온, 예를 들어, 인(P)을 주입하여 저농도 이온 영역, 즉 LDD(9)를 형성한다. 이어서, 상기 게이트 산화막(5) 및 게이트 전극(7)의 양측면에 게이트 산화막(5) 및 게이트 전극(7) 보호용 스페이서(11)를 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 상기 기판(1) 표면내에 고농도 이온,예를 들어, 비소(As) 이온을 주입하여 소오스/드레인 영역(13)을 형성한다.
이렇게 하여, 저농도 이온 영역(9)에 의하여 채널 길이가 길어지게 되어 핫 캐리어 효과가 방지되는 것이다.
그러나, 종래 기술에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.
첫째로, 플래쉬 메모리 소자의 경우 LDD구조가 프로그램시 데이터 확보를 위한 터널로서 작용하기 위해 고농도의 불순물 이온이 필요하지만, 고농도의 불순물 이온은 게이트 산화막의 신뢰성을 확보하는데는 불리하다.
둘째로, 디자인 룰(Design Rule)이 고집적화되어 감에 따라 소오스와 드레인간의 단채널(Short Channel) 효과로 인해 소자의 특성이 저하되는 문제점이 있다. 즉, 채널 길이가 감소됨에 따라 불순물 이온의 깊이 방향으로의 확산을 제어하기 위해 비소(As)를 사용할 경우 누설전류가 발생되어 게이트 산화막의 신뢰성 확보에 어려움이 있다.
셋째로, 인(P)으로 LDD를 형성한 후, 후속 열처리에서 인(P)의 깊이 방향으로의 확산에 의해 채널 길이가 감소되고, 이것으로 인해 인(P)의 내부 확산(Inner Diffusion)을 유발한다는 문제점이 있다.
넷째로, 높은 문턱전압 적용으로 비소(As) LDD의 경우 고농도의 불순물 이온과 드레인 부분의 전장의 증가로 불순물 이온의 게이트 산화막으로의 유도에 의해 게이트 산화막의 신뢰성 확보에 어려움이 있다는 문제점이 있다.
이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 인(P)을 주입한 후, 급속열처리에 의해 인의 깊이방향으로의 확산을 억제하고 인의 외부확산을 극대화시킨 LDD구조를 가진 플래쉬 메모리 소자의 제조방법을 제공함에 있다.
도 1a 내지 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 2d는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 제조방법에 있어서, 인 이온의농도를 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
101: 기판103: 소자분리막
105: 산화막105a: 게이트 산화막
107: 게이트 전극109: LDD
111: 스페이서113: 소오스/드레인
상기 목적을 달성하기 위한 플래쉬 메모리 소자의 제조방법은, 반도체 기판상에 소자형성영역을 한정하는 소자분리막을 형성하는 단계; 상기 반도체 기판의 소자형성영역상에 산화막을 형성하는 단계; 상기 산화막의 상면에 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴 양측면 아래의 상기 반도체 기판 표면내에 인(P) 이온을 주입하는 단계; 상기 인(P) 이온이 주입된 부분에 급속열처리를 실시하는 단계; 상기 게이트 전극 패턴 양측면 아래에 노출된 산화막을 제거하는 단계; 및 상기 게이트 전극 패턴 양측면에 스페이서를 형성한 후, 상기 노출된 반도체 기판 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은, 도 2a에 도시된 바와 같이, 예를 들어 실리콘 웨이퍼(Silicon Wafer)와 같은 반도체 기판(101)상에 소자형성영역을 한정하는 소자분리막(103)을 형성한다.
이어서, 상기 반도체 기판(101)의 소자형성영역상에 산화막(105), 구체적으로 상기 반도체 기판(101)의 표면을 보호하기 위한 스크린 산화막(105: Screen Oxide)을 형성한다.
이때, 상기 스크린 산화막(105)은 약 700 내지 900℃ 정도의 온도에서 저압화학기상증착법(LPCVD: Low Pressure Chemical Vapor Deposition)에 의해 40 내지 60Å 두께로 일정한 물질을 증착하여 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 상기 스크린 산화막(105)의 상면에 전도층, 바람직하게는 불순물 도핑이 이루어진 폴리실리콘층(미도시)을 증착하여 게이트 전극 패턴(107)을 형성한다.
이어서, 상기 기판(101)의 일정한 부분에 저농도 이온이 도핑된 영역인 LDD(Lightly Dopped Drain)를 형성하기 위하여, 상기 게이트 전극 패턴(107) 양측면 아래의 상기 반도체 기판(101) 표면내에 일정한 이온, 바람직하게는 인(P) 이온을 주입한다.
상기 인 이온은 고전류 이온주입기를 이용하여 10 내지 30KeV의 이온주입 에너지와, 1.0 ×1013내지 5.0 ×1013이온수/cm3의 이온주입량 조건으로 상기 반도체 기판(101) 표면내에 주입한다. 이때, 후속의 급속열처리에 의한 외부확산(Out Diffusion)을 위해 가능한한 비정질층(Amorphous layer) 형성이 이루어지지 않도록 이온주입을 행하는 것이 바람직하다.
그 다음, 도 2c에 도시된 바와 같이, 상기 인 이온이 주입된 부분에 급속열처리(RTA; Rapid Thermal Annealing)를 실시한다. 이때, 상기 급속열처리는 분당표준리터 단위로 1 내지 3 slm 유동량의 질소가스(N2) 분위기하에 50 내지 100℃/sec의 램프업속도(Ramp Up Rate)로 진행하며, 600℃ 이상에서는 150℃/sec의 램프업속도와 0 내지 2초의 열처리시간(Anneal Time) 조건으로 진행한다.
이어서, 도 2c에는 도시되지 않았지만, 상기 게이트 전극 패턴(107) 양측면 아래에 노출된 상기 산화막(미도시)을 제거한다. 이로써, 상기 반도체 기판(101)과 게이트 전극 패턴(107) 사이의 산화막(105a)만이 남게 되어, 후술하는 도 2d에 도시된 바와 같이, 게이트 산화막(105a)이 형성된다.
이와 같이, 인 이온을 주입한 후 급속열처리를 하게 되면, 도 3에 도시된 바와 같이, 이온주입층의 인 이온은 외부확산을 하게 되어 상기 반도체 기판(101) 표면으로부터의 깊이가 커질수록 인 이온 농도가 작아지게 된다.
그 다음, 도 2d에 도시된 바와 같이, 상기 반도체 기판(101) 상면에 일정한 산화막(미도시)을 증착한 다음, 상기 일정한 산화막(미도시)을 반응성이온식각(RIE:Reactive Ion Etching)과 같은 이방성 식각을 행한다.
이렇게 하여, 상기 반도체 기판(101) 및 게이트 전극 패턴(107)의 표면은 노출시키고, 상기 게이트 전극 패턴(107) 양측면에는 산화막 일부를 남게 하여 스페이서(111)를 형성한다.
이어서, 상기 노출된 반도체 기판(101)의 표면내에 일정한 이온을 주입하여 소오스/드레인 영역(113)을 형성한다. 그리하여, 상기 게이트 전극 패턴(107) 양측면 아래에 LDD영역(109)과 소오스/드레인 영역(113)이 형성되어 있는 구조를 완성한다.
이때, 후속 열처리 공정을 생략할 수 있으며, 저항 감소를 위하여 스파이크 열처리(Spike Anneal)를 진행할 수도 있다. 상기 스파이크 열처리는 매우 짧은 시간인 0 내지 2초의 열처리시간 범위에서 상온에서 목표온도까지 100 내지 150℃/sec의 램프업속도로 상승시킨후, 거의 지연시간없이 곧바로 상온까지 온도를 감소시켜 행한다.
이후, 예정된 후속 공정을 진행하여 플래쉬 메모리 소자를 완성한다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래쉬 메모리 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, 급속열처리로써 인(P)의 깊이 방향으로의 확산을 억제하여 인(P)의 외부확산을 극대화한 LDD구조를 형성할 수 있다.
또한, 인(P)만으로의 LDD를 통하여 전기적 특성이 우수하며, 플래쉬 메모리의 프로그램시 소오스가 되는 핫 일렉트론 효과(Hot Electron Effect)를 극대화하여 낮은 전압에서의 프로그램이 가능하게 된다.
따라서, 안정된 반도체소자의 신뢰성을 확보할 수 있으며, 차세대 반도체소자에서의 적용폭을 넓힐 수 있게 된다.
Claims (6)
- 반도체 기판상에 소자형성영역을 한정하는 소자분리막을 형성하는 단계;상기 반도체 기판의 소자형성영역상에 산화막을 형성하는 단계;상기 산화막의 상면에 게이트 전극 패턴을 형성하는 단계;상기 게이트 전극 패턴 양측면 아래의 상기 반도체 기판 표면내에 인(P) 이온을 주입하는 단계;상기 인(P) 이온이 주입된 부분에 급속열처리를 실시하는 단계;상기 게이트 전극 패턴 양측면 아래에 노출된 산화막을 제거하는 단계; 및상기 게이트 전극 패턴 양측면에 스페이서를 형성한 후, 상기 노출된 반도체 기판 표면내에 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서,상기 산화막은 700 내지 900℃ 온도에서 저압화학증착법에 의해 40 내지 60Å 두께로 증착되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서,상기 인(P) 이온을 주입하는 단계는 10 내지 30 KeV 에너지와, 1.0 ×1013내지 5.0 ×1013이온수/cm3주입량 조건으로 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서,상기 급속열처리는 1 내지 3 slm 유동량의 질소가스 분위기하에서 50 내지 100℃/sec의 램프업속도로 진행하며, 600℃ 이상에서는 150℃/sec의 램프업속도와 0 내지 2초의 열처리시간 조건으로 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제1항에 있어서,상기 소오스/드레인 영역을 형성한 후, 스파이크 열처리하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제5항에 있어서,상기 스파이크 열처리는 100 내지 150℃/sec의 램프업속도와 0 내지 2초의 열처리시간 조건으로 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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