KR100598162B1 - 반도체장치의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 듀얼 텅스텐폴리사이드 게이트 구조를 가지는 표면 채널 N/PMOS 트랜지스터에서 폴리 열공정을 적용하여 후속 열공정을 받기전에 도판트를 미리 활성화 및 확산시킴으로서 상부 텅스텐 실리사이드로의 도판트가 확산되는 것을 억제할 수 있도록 하는 반도체장치의 게이트를 형성하여 이온주입된 불순물의 확산을 억제하여 하부 폴리 실리콘내의 불순물 고갈을 최소화하여 원하는 고농도로 도핑할 수 있어 트랜지스터의 특성을 향상시킬 수 있다는 이점이 있다.
급속열처리공정 듀얼 텅스텐 폴리사이드 게이트 P+ N+
Description
도 1은 본 발명에 의한 듀얼 텅스텐 폴리사이드 게이트 구조를 나타낸 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 12 : N- 웰
14 : P- 웰 20 : 게이트 산화막
32 : P+ 게이트 34 : N+ 게이트
40 : 텅스텐 실리사이드
본 발명은 반도체장치의 게이트 형성방법에 관한 것으로서, 보다 상세하게는 듀얼 텅스텐폴리사이드 게이트 구조를 가지는 표면 채널 N/PMOS 트랜지스터에서 폴 리 열공정을 적용하여 후속 열공정을 받기전에 도판트를 미리 활성화 및 확산시킴으로서 상부 텅스텐 실리사이드로의 도판트가 확산되는 것을 억제할 수 있도록 하는 반도체장치의 게이트 형성방법에 관한 것이다.
일반적인 CMOS 트랜지스터 제조 공정은 N+ 폴리를 사용하여 NMOS 트랜지스터의 경우 표면 채널 트랜지스터를 형성하고, PMOS 트랜지스터의 경우 매립 채널 트랜지스터를 형성하게 된다. 이러한 경우 가장 큰 문제점은 디자인 룰이 작아짐에 따라 쇼트 채널 효과 등에 따른 문턱 전압이 이동하게 되고 펀치스루 전압 감소 및 기판 누설전류의 증가 등으로 인하여 심각한 PMOS 트랜지스터 특성저하가 발생하게 된다.
이러한 문제점을 해결하기 위해 PMOS 트랜지스터 채널 길이는 NMOS 트랜지스터에 비해서 길게 형성하며 문턱 전압도 상승시켜야 한다. 따라서, 매립 채널 PMOS 트랜지스터의 대체 방법으로 표면 채널 PMOS 트랜지스터의 사용이 제안되고 있으며 계속적인 소자의 축소에 따라 사용이 불가피한 실정이다.
그런데, NMOS 트랜지스터와 PMOS 트랜지스터 모두를 표면 채널 타입으로 바꾸기 위해서는 NMOS 트랜지스터와 PMOS 트랜지스터를 각각 인플란트를 통해 도핑시켜야 한다. 즉, NMOS의 경우 P31 또는 As75를 이온주입하여 N+ 게이트를 형성하고, PMOS 트랜지스터는 B11또는 BF2를 이온주입하여 P+ 게이트를 형성하게 된다.
그렇지만 표면 채널 PMOS 트랜지스터의 경우 보론 이온의 침투 및 게이트의 고갈 등의 근본적인 문제점으로 인한 트랜지스터 특성의 악화로 아직까지 메모리 분야에서는 사용하지 못하고 있으며 N+/P+ 게이트 모두 심각한 게이트 고갈현상이 발생하여 이를 억제하기 위한 연구가 활발히 진행되고 있다.
또한, 절연 공간의 감소에 따른 갭필 문제로 인해 전체적인 순수한 게이트 전극의 높이는 2000Å을 넘어서는 안된다는 제한이 존재함에 따라 텅스텐 폴리사이드 게이트를 사용하는 하부 폴리실리콘층은 1000Å 이하로 사용하게 된다.
현재까지 CMOS 기술을 사용함에 있어 NMOS 트랜지스터와 PMOS 트랜지스터 모두 N+ 게이트를 사용하였고, P 도프드 폴리 적용시 게이트 고갈은 문제가 되지 않았다. 하지만 표면 채널 PMOS 트랜지스터의 구현을 위해 듀얼 텅스텐 폴리사이드를 게이트 전극으로 사용하는 경우 하부에 얇은 폴리의 사용에 따라 폴리를 고농도로 도핑해야함은 필연적이나 상부의 텅스텐 실리사이드층으로의 인 및 보론의 확산으로 인해 고농도의 도핑이 어렵다는 심각한 문제점을 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 하부 비정질 실리콘 증착후 도판트를 이온주입한 후 폴리 열공정을 도입하여 도판드의 활성화 및 확산을 진행시킨 후 텅스텐 실리사이드를 증착함으로써 후속 열공정시 텅스텐 실리사이드로의 인 및 보론의 확산을 효과적으로 억제시켜 N+/P+ 게이트 전극 모두에서의 게이트 고갈을 방지할 수 있어 전체적인 공정 구조를 바꾸지 않고도 간단하게 축소된 메모리 소자의 표면 채널 PMOS트랜지스터를 구현할 수 있도록 한 반도체장치의 게이트 형성방법을 제공함에 있다.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판에 N형과 P형이온을 주입하여 N- 웰 및 P- 웰을 형성한 후 웰 열공정을 진행하는 단계와, 웰 열공정을 진행한 후 게이트 산화막 및 언도프드 비정질 실리콘을 증착하는 단계와, 언도프드 비정질 실리콘에 N+ 도핑을 위해 네가티브 N- 웰 마스크를 이용하여 N형 불순물을 이온주입하여 N+ 게이트를 형성하는 단계와, 언도프드 비정질 실리콘에 P+ 도핑을 위해 N- 웰 마스크를 사용하여 P형 불순물을 이온주입하여 P+ 게이트를 형성하는 단계와, N+ 및 P+ 게이트를 형성한 후 급속열처리공정을 진행하는 단계와, 급속열처리공정을 진행한 후 전체 구조상에 텅스텐 실리사이드를 증착하는 단계와, 텅스텐 실리사이드 전면에 마스크 산화막을 증착하고 하드마스크로 워드라인을 정의하는 단계로 이루어진 것을 특징으로 한다.
위와 같이 이루어진 본 발명은 비정질 실리콘 증착후 N+ 및 P+ 형 이온을 주입하여 게이트를 형성한 후 급속열처리공정을 진행하여 도판드의 활성화 및 확산을 진행시켜 텅스텐 실리사이드를 증착한 후 후속 열공정시 N형 및 P형 불순물의 확산을 억제하게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1은 듀얼 텅스텐 폴리사이드 게이트 구조를 나타낸 단면도이다.
여기에서 보는 바와 같이 표면 채널 N/PMOS 트랜지스터에서 P+ 텅스텐 폴리사이드 게이트의 구조 및 공정을 설명하면 다음과 같다.
먼저, P형 실리콘 기판(10)에 1.5×1013/㎠의 P31을 1.0MeV의 에너지로 이온주입하여 N- 웰(12)을 형성하고, 2.0×1013/㎠의 B11을 이온주입하여 P- 웰(14)을 형성한다. 이후 웰 열공정 스텝을 거친후 게이트 산화막(20)을 800℃ 습식 방식으로 50∼75Å 성장시킨다.
그런다음 게이트 산화막(20) 위로 비정질 실리콘을 Si2H6 사용하여 480∼550℃, 0.1∼1.0 Torr 에서 형성하되 최적 조건으로 510℃, 0.2 Torr 에서 800∼1100Å 증착한 후 N+ 게이트(34)를 형성하기 위해 N+ 도핑시 네가티브 N- 웰 마스크를 이용하여 P31을 에너지 10∼20KeV로 하되 최적조건으로 15KeV, 도즈량 1.0×1015∼1.0×1016/㎠로 이온주입하고, P+ 게이트(32)를 형성하기 위해 P+ 도핑시 N- 웰 마스크를 사용하여 B11을 에너지 4∼6KeV, 도즈량 1.0×1015∼1.0×1016/㎠로 이온주입하되 최적 조건으로 5KeV, 도즈량 5×1015/㎠로 이온주입한다.
그리고, 950℃∼1050℃로 10초∼1분 동안 N2, Ar, He 중 어느 하나의 분위기에서 급속열처리공정을 진행하되 950℃로 30초를 최적 조건으로 진행하여 비정질 폴리실리콘을 결정화시키고 도판트를 활성화시켜 폴리 실리콘내의 불순물 농도가 균일하도록 한다. 이와 같이, 상기 도판트를 미리 활성화 및 확산시킴으로서 추후에 형성될 상부 텅스텐 실리사이드로 도판트가 확산되는 것을 억제할 수 있다.
그런다음, CVD방법으로 산화막을 25∼30Å의 두께로 증착한다.
그리고, 텅스텐 폴리사이드 구조를 형성하기 위해 마지막으로 텅스텐 실리사이드(40)를 700∼1500Å로 증착하되 최적 조건으로 1100Å을 증착하여 게이트 전극을 형성하게 된다. 이후 게이트 전극을 패터닝하기 위해 마스크 산화막을 증착하고 하드 마스크로 질화막을 증착한 후 식각하여 게이트 전극을 형성하게 된다.
상기한 바와 같이 본 발명은 듀얼 텅스텐 폴리사이드 구조를 가지는 게이트 형성시 하부 폴리 실리콘에 불순물을 도핑한 후 상부 텅스텐 실리사이드 증착전에 급속열처리공정을 진행하여 이온주입된 불순물의 확산을 억제하여 하부 폴리 실리콘내의 불순물 고갈을 최소화하여 원하는 고농도로 도핑할 수 있어 트랜지스터의 특성을 향상시킬 수 있다는 이점이 있다.
또한, 텅스텐 실리사이드 증착전 급속열처리공정만을 추가로 진행함으로써 전체적인 공정 구조를 바꾸지 않고도 간단하게 축소된 메모리 소자의 표면 채널 PMOS트랜지스터를 구현할 수 있다는 이점이 있다.
Claims (7)
- 반도체 기판에 N형과 P형이온을 주입하여 N- 웰 및 P- 웰을 형성한 후 웰 열공정을 진행하는 단계와,상기 웰 열공정을 진행한 후 게이트 산화막 및 언도프드 비정질 실리콘을 증착하는 단계와,상기 언도프드 비정질 실리콘에 N+ 도핑을 위해 네가티브 N-웰 마스크를 이용하여 N형 불순물을 이온주입하여 N+ 게이트를 형성하는 단계와,상기 언도프드 비정질 실리콘에 P+ 도핑을 위해 N- 웰 마스크를 사용하여 P형 불순물을 이온주입하여 P+ 게이트를 형성하는 단계와, 상기 N+ 및 P+ 게이트를 형성한 후 급속열처리공정을 진행하는 단계와,상기 급속열처리공정을 진행한 후 상기 전체 구조상에 텅스텐 실리사이드를 증착하는 단계와,상기 텅스텐 실리사이드 전면에 마스크 산화막을 증착하고 하드마스크로 워드라인을 정의하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 게이트 형성방법.
- 삭제
- 제 1항에 있어서, 상기 비정질 실리콘은 Si2H6 사용하여 480∼550℃, 0.1∼1.0 Torr 에서 형성하는 것을 특징으로 하는 반도체장치의 게이트 형성방법.
- 제 1항에 있어서, 상기 N+ 게이트 형성시 N+ 도핑을 위해 네가티브 N- 웰 마스크를 이용하여 P31을 에너지 10∼20KeV, 도즈량 1.0×1015∼1.0×1016/㎠로 이온주입하고,
- 제 1항에 있어서, 상기 P+ 게이트 형성시 P+ 도핑을 위해 N- 웰 마스크를 사용하여 B11을 에너지 4∼6KeV, 도즈량 1.0×1015∼1.0×1016/㎠로 이온주입하는 것을 특징으로 하는 반도체장치의 게이트 형성방법.
- 제 1항에 있어서, 상기 급속열처리공정은 950℃∼1050℃로 10초∼1분 동안 N2, Ar, He 중 어느 하나의 분위기에서 진행하는 것을 특징으로 하는 반도체장치의 게이트 형성방법.
- 제 1항에 있어서, 상기 텅스텐 실리사이드는 700∼1500Å로 증착하는 것을 특징으로 하는 반도체장치의 게이트 형성방법.
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