KR20000046966A - 반도체장치의 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 폴리사이드 구조의 게이트 형성시 텅스텐 실리사이드층에 보론을 주입하여 보론 도프드 폴리실리콘과의 농도를 균일하게 함으로써 보론이 확산되는 것을 억제하여 게이트 디플리션을 효과적으로 억제하고 전류 구동능력을 증대시켜 표면채녈 PMOS 트랜지스터의 추가적인 집적이 가능해지며 소자특성을 개선시킬 수 있는 반도체장치의 게이트전극 형성방법에 관한 것으로, 반도체 기판위로 게이트산화막과 폴리실리콘을 차례로 증착하는 단계와, 폴리실리콘에 1차 이온주입하는 단계와, 도핑된 폴리실리콘층 전면에 텅스텐 실리사이드를 증착하는 단계와, 텅스텐 실리사이드에 2차 이온주입하는 단계를 포함하여 이루어져 보론 확산을 일으키는 구동력을 없애 보론 확산을 방지할 수 있도록 한다.
Description
본 발명은 반도체장치의 게이트전극 형성방법에 관한 것으로서, 보다 상세하게는 폴리사이드 구조의 게이트 형성시 텅스텐 실리사이드층에 보론을 주입하여 보론 도프드 폴리실리콘과의 농도를 균일하게 함으로써 보론이 확산되는 것을 억제하여 게이트 디플리션을 효과적으로 억제하고 전류 구동능력을 증대시켜 표면채녈 PMOS 트랜지스터의 추가적인 집적이 가능해지며 소자특성을 개선시킬 수 있는 반도체장치의 게이트전극 형성방법에 관한 것이다.
최근 반도체장치가 고집적화되어감에 따라 전극의 선폭은 점점 작아지고, 더욱 높은 신호처리 속도를 가질수 있는 전극이 요구되므로 워드라인과 비트라인을 위하여 도프트 폴리실리콘층 위에 텅스텐 실리사이드층을 형성시켜 형성한 이중 구조인 폴리사이드 구조를 많이 적용하고 있다.
이러한 텅스텐 폴리 사이드 구조의 게이트는 소자의 고집적화에 따른 신호처리속도 개선의 측면에서 기존의 폴리 실리콘을 대체하여 사용되고 있다.
위와 같이 텅스텐 폴리사이드 구조의 게이트를 갖는 매립채널 타입의 PMOS트랜지스터의 경우 사이즈가 작아짐에 따라 쇼트 채널 효과등에 따른 문적전압의 이동, 펀치스루 전압 및 BV의 감소, 기판문턱 누설증가등 PMOS트랜지스터의 특성저하로 인해 채널길이 및 내부 동작 전압을 줄이는데 한계가 존재한다.
또한, LDD주입, 소오스/드레인 주입 및 열공정 조건에 따라 PMOS트랜지스터의 특성이 크게 변하는 프로세스의 조절의 어려움이 증가되고 있다.
따라서, 매립채널의 대체방법으로 표면채널 PMOS트랜지스터를 사용하고 있으나 소자의 축소에 따라 사용이 불가피한 실정이다.
또한, 표면채널 PMOS트랜지스터의 제조공정시 게이트 디플리션을 억제하기 위해서는 하부 폴리실리콘층을 강하게 도핑시켜야하는데 이러한 경우 기판상의 채널부위로 보론이 침투는 필연적으로 증가하게 된다. 따라서, 보론이 도핑된 폴리실리콘층으로부터 확산되어 내려오는 보론에 의해 GOI특성이 저하되고 문턱전압이 변하게 된다. 결과적으로 문턱전압이 이동함에 따라 BVdss 특성저하, 기판문턱 누설증대등 소자 특성이 악하되게 된다. 또한, 강하게 도핑된 하부 폴리실리콘층내의 보론은 후속 열공정을 거치면서 상부의 텅스텐 실리사이드층으로 빠르게 확산되어 결과적으로 전도 커패시터의 저하를 초래한다.
이러한, 보론의 확산은 폴리실리콘층, 게이트 산화막 및 텅스텐 실리사이드층에서 P이온에 비해 상당히 활발하며 현재 DRAM의 열공정에서 매우 심각하게 나타나고 있다. 특히, 텅스텐 폴리사이드 구조에서는 텅스텐 실리사이드층으로의 보론 확산이 매우심각해서 동일 도핑레벨의 도프드 폴리실리콘층의 경우 상부에 텅스텐 실리사이드층의 유무에 따라 보론 도프드 폴리실리콘층내의 보론 농도가 약 1차 정도 차이가 발생하고 있다. 즉, 두 층간의 보론농도의 차이로 인해 보론 확산의 구동력이 상당히 크고, 또한, 텅스텐 실리사이드내에서의 보론 확산도도 산화층에 비해 높은 값을 갖기 때문에 낮은 Rs를 요구하는 작은 사이즈의 고집적 소자에서 보론 도프드 폴리실리콘층 만으로 게이트 전극을 구성할 때 발생하는 높은 저항을 개결하고 각각 반대극성의 N+ 와 P+ 게이트의 듀얼 도프드 폴리실리콘을 적용해야 한다. 위와 같이 보론 침투 및 게이트 디플리션등의 근본적인 문제점으로 인한 트랜지스터의 특성악화로 실제 메모리에 사용하지 못하고 있는 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 폴리사이드 구조의 게이트 형성시 텅스텐 실리사이드층에 보론을 주입하여 보론 도프드 폴리실리콘과의 농도를 균일하게 함으로써 보론이 확산되는 것을 억제하여 게이트 디플리션을 효과적으로 억제하고 전류 구동능력을 증대시켜 표면채녈 PMOS 트랜지스터의 추가적인 집적이 가능해지며 소자특성을 개선시킬 수 있는 반도체장치의 게이트전극 형성방법을 제공함에 있다.
도 1 내지 도 4는 본 발명에 의한 반도체장치의 게이트전극 형성방법을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 게이트산화막
30 : 비정질실리콘층 32 : 도프드 폴리실리콘층
40 : 텅스텐 실리사이드층
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판위로 게이트산화막과 폴리실리콘을 차례로 증착하는 단계와, 폴리실리콘에 1차 이온주입하는 단계와, 폴리실리콘층 전면에 텅스텐 실리사이드를 증착하는 단계와, 텅스텐 실리사이드에 2차 이온주입하는 단계를 포함하여 이루어진 것을 특징으로 한다.
위와 같이 이루어진 본 발명의 작용을 설명하면 다음과 같다.
1차 이온주입으로 도핑된 폴리실리콘과 텅스텐 실리사이드층의 불순물 농도의 차이로 인해 도핑된 폴리실리콘으로부터 텅스텐 실리사이드층으로 이온이 확산되는 것을 방지하기 위해 텅스텐 실리사이드층에 2차 이온주입을 함으로써 농도를 균일하게 유지하여 이온의 확산을 방지한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1 내지 도 4는 본 발명에 의한 반도체장치의 게이트전극 형성방법을 나타낸 단면도들이다.
우선, 도 1에 도시된 바와 같이 반도체 기판(10) 상에 게이트산화막(20)을 증착하고, 그 위에 비정질 실리콘(30)을 증착한다. 이때, 비정질 실리콘(30) 증착 공정시 Si2H6를 사용하여 500℃∼540℃, 0.1∼1.0torr에서 700Å∼900Å의 두께로 증착하되 최적의 조건으로는 510℃, 0.2torr에서 800Å의 두께로 증착한다. 다른 방법으로는 SiH4를 사용하여 500℃∼540℃, 0.1∼1.0torr에서 700Å∼900Å의 두께로 증착하되 530℃, 0.2torr에서 800Å의 두께로 증착한다.
그 다음, 도 2에 도시된 바와 같이 상기 비정질 실리콘(30)에 도판트를 주입하여 도프드 폴리실리콘층(32)을 형성한다. 이때, P+ 도판트를 이용할 경우 B11을 4KeV∼5KeV 의 에너지와 3.0×1015∼6.0×1015농도로 이온주입하되 최적의 조건으로는 5KeV의 에너지와 5.0×1015으로 진행하거나, 또는 BF2의 경우 20KeV∼25KeV의 에너지와 1.0×1015∼6.0×1015농도로 이온주입하되 최적의 조건으로는 25KeV의 에너지로 5.0×1015으로 진행한한다.
위와 같이 도프드 폴리실리콘층(32)을 형성한 후 폴리사이드 구조를 형성하기 위해 도 3에 도시된 바와 같이 상기 도프드 폴리실리콘층(32) 위에 텅스텐 실리사이드층(40)을 390℃∼430℃에서 1000Å∼1500Å의 두께로 증착하여 폴리사이드 구조의 게이트전극을 한다. 이때, 최적조건으로는 1100Å 두께로 증착한다.
그리고 도 4에 도시된 바와 같이 텅스텐 실리사이드층(40)을 보론으로 도핑하기 위해 B11을 15KeV∼25KeV의 에너지와 5.0×1015∼5.0×1016농도로 이온주입하되 최적의 조건으로는 20KeV의 에너지로 1.0×1016으로 진행하거나, BF2를 75KeV∼125KeV의 에너지와 5.0×1015∼5.0×1016농도로 이온주입하되 최적의 조건으로는 100KeV의 에너지와 1.0×1016으로 진행한다.
이와 같이 텅스텐 실리사이드층(40)에 보론(B)을 주입하는 농도를 1차 정도 높은 값으로 이온주입함으로써 보론 도프드 폴리실리콘층(32)과 텅스텐 실리사이드층(40)과의 보론 농도를 균일하게 형성하여 보론의 확산을 방지하게 된다.
상기한 바와 같이 본 발명은 텅스텐 폴리사이드 구조이 게이트전극 형성시 보론 도프드 폴리실리콘층과 텅스텐 실리사이드층간의 보론 농도의 구배에 의한 보론의 확산을 억제시키기 위해 텅스텐 실리사이드층에 보론을 2차적으로 주입하여 도프드 폴리실리콘층과 텅스텐 실리사이드층의 보론농도를 균일하게 형성하여 보론의 확산을 억제함으로써 보론 확산을 일으키는 구동력을 없애 게이트 디플리션을 효과적으로 억제하고 전류 구동능력을 증대시켜 표면채널 PMOS 트랜지스터의 추가적인 집적이 가능해지며 소자특성을 개선시킬 수 있다는 이점이 있다.
또한, 문턱전압의 감소로 인한 낮은 내부 구동전압으로 저전력 소자를 구현할 수 있다는 이점이 있다.
Claims (15)
- 반도체 기판위로 게이트산화막과 폴리실리콘을 차례로 증착하는 단계와,상기 폴리실리콘에 1차 이온주입하는 단계와,상기 폴리실리콘층 전면에 텅스텐 실리사이드를 증착하는 단계와,상기 텅스텐 실리사이드에 2차 이온주입하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 폴리실리콘은 Si2H6를 사용하여 500℃∼540℃, 0.1∼1.0torr에서 700Å∼900Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 2항에 있어서, 상기 폴리실리콘은 510℃, 0.2torr에서 800Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 폴리실리콘은 SiH4를 사용하여 500℃∼540℃, 0.1∼1.0torr에서 700Å∼900Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 4항에 있어서, 상기 폴리실리콘은 530℃, 0.2torr에서 800Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 1차 이온주입 단계는 B11을 4KeV∼5KeV 의 에너지와 3.0×1015∼6.0×1015농도로 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 6항에 있어서, 상기 1차 이온주입 단계는 5KeV의 에너지와 5.0×1015농도로 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 1차 이온주입 단계는 BF2를 20KeV∼25KeV 의 에너지와 1.0×1015∼6.0×1015농도로 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 8항에 있어서, 상기 1차 이온주입 단계는 25KeV의 에너지와 5.0×1015농도로 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 텅스텐 실리사이드는 390℃∼430℃에서 1000Å∼1500Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 10항에 있어서, 상기 텅스텐 실리사이드는 1100Å 두께로 증착하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 2차 이온주입 단계는 B11을 15KeV∼25KeV의 에너지와 5.0×1015∼5.0×1016농도로 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 12항에 있어서, 상기 2차 이온주입 단계는 20KeV의 에너지와 1.0×1016농도로 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 1항에 있어서, 상기 2차 이온주입 단계는 BF2를 75KeV∼125KeV 의 에너지와 5.0×1015∼5.0×1016농도로 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
- 제 14항에 있어서, 상기 2차 이온주입 단계는 100KeV의 에너지와 1.0×1016농도로 진행하는 것을 특징으로 하는 반도체장치의 게이트전극 형성방법.
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1998
- 1998-12-31 KR KR1019980063707A patent/KR20000046966A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100694660B1 (ko) * | 2006-03-08 | 2007-03-13 | 삼성전자주식회사 | 트랜지스터 및 그 제조 방법 |
| KR20150027601A (ko) | 2013-09-04 | 2015-03-12 | 오동석 | 연마구 조성물 및 그 제조방법 |
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